Verilog实现32位数开根号代码，纯时序逻辑实现。

实现32位数开根号的代码需要用到数学运算和逻辑运算，需要用到乘法、加法、移位、比较等操作。下面是一个纯时序逻辑实现的Verilog代码：

module sqrt32(
  input [31:0] x,
  output reg [15:0] y,
  output reg [31:0] r,
  output reg done
);

reg [31:0] i;
reg [31:0] j;
reg [32:0] s;
reg [1:0] k;

always @(*) begin
  if (x == 0) begin
    y <= 0;
    r <= 0;
    done <= 1;
  end else begin
    i = 0;
    j = x;
    k = 0;
    s = 0;
    done <= 0;
    while (i <= 15) begin
      s = (s << 2) | (j >> 30);
      j = j << 2;
      y[i] = k;
      k = k << 1;
      if (s >= (r << 1) | 1) begin
        s = s - (r << 1) | 1;
        k = k | 1;
      end
      r = (r << 1) | y[i];
      i = i + 1;
    end
    done <= 1;
  end
end

endmodule

该代码使用牛顿迭代法实现开根号操作，使用了一个32位的输入 x，一个16位的输出 y，一个32位的输出 r 和一个完成标志 done。当输入 x 为零时，输出 y 和 r 都为零，done 为 1。当输入 x 不为零时，计算其开根号，并将结果分别存储在 y 和 r 中，同时将 done 设为 1。

该代码主要的计算过程在 always 块中实现。首先判断输入 x 是否为零，如果是，则将输出 y 和 r 都设为零，done 设为 1；如果不是，则开始计算开根号。在计算过程中，使用了一个循环来计算 y 的每一位，同时更新 s、j、k 和 r 的值。最后将 done 设为 1，表示计算完成。