用verilog语言设计小游戏的很小一部分模块。本游戏为跨栏小游戏。成功跨栏加1分，碰到栏杆被淘汰，1秒内连续跨栏额外获得一分 。栏杆有一定长度和宽度，并且分三路以一定的频率随机生成（此处用到random随机数功能）。随着时间的推移，栏杆出现的速度加快。请仅写出栏杆生成的代码即可，要求写出矩形栏杆四个顶点的xy坐标变化

以下是一个简单的Verilog代码，用于生成矩形栏杆的四个顶点的xy坐标变化：

module obstacle_generator(
  input wire clk, // 时钟信号
  input wire rst, // 复位信号
  output wire [3:0] x1, y1, x2, y2, x3, y3, x4, y4 // 四个顶点的xy坐标
);

  parameter WIDTH = 8; // 栏杆宽度
  parameter HEIGHT = 32; // 栏杆长度
  parameter FREQ_DIV = 10; // 随机生成频率的除数，数值越大生成速度越慢
  parameter SPEED_DIV = 100; // 栏杆速度的除数，数值越大速度越慢

  reg [3:0] x1_reg, y1_reg, x2_reg, y2_reg, x3_reg, y3_reg, x4_reg, y4_reg; // 四个顶点的寄存器
  reg [3:0] freq_count = 0; // 随机生成频率计数器
  reg [7:0] obstacle_speed = 0; // 栏杆速度

  always @(posedge clk) begin
    if (rst) begin // 如果复位信号为1，初始化所有变量
      x1_reg <= 0;
      y1_reg <= 0;
      x2_reg <= 0;
      y2_reg <= 0;
      x3_reg <= 0;
      y3_reg <= 0;
      x4_reg <= 0;
      y4_reg <= 0;
      freq_count <= 0;
      obstacle_speed <= 0;
    end else begin
      freq_count <= freq_count + 1; // 频率计数器加1
      if (freq_count >= FREQ_DIV) begin // 如果达到随机生成频率，生成新的栏杆
        freq_count <= 0;
        // 随机生成栏杆的位置和高度
        y1_reg <= $random % (HEIGHT - 1);
        x1_reg <= $random % (WIDTH - 1);
        y2_reg <= y1_reg;
        x2_reg <= x1_reg + WIDTH;
        y3_reg <= y1_reg + HEIGHT;
        x3_reg <= x1_reg;
        y4_reg <= y1_reg + HEIGHT;
        x4_reg <= x1_reg + WIDTH;
      end
      obstacle_speed <= obstacle_speed + 1; // 栏杆速度计数器加1
      if (obstacle_speed >= SPEED_DIV) begin // 如果达到栏杆速度，栏杆向左移动
        obstacle_speed <= 0;
        x1_reg <= x1_reg - 1;
        x2_reg <= x2_reg - 1;
        x3_reg <= x3_reg - 1;
        x4_reg <= x4_reg - 1;
      end
    end
  end

  assign x1 = x1_reg;
  assign y1 = y1_reg;
  assign x2 = x2_reg;
  assign y2 = y2_reg;
  assign x3 = x3_reg;
  assign y3 = y3_reg;
  assign x4 = x4_reg;
  assign y4 = y4_reg;

endmodule

该模块包含以下参数：

- `WIDTH`：栏杆宽度，默认为8；
- `HEIGHT`：栏杆长度，默认为32；
- `FREQ_DIV`：随机生成频率的除数，默认为10；
- `SPEED_DIV`：栏杆速度的除数，默认为100。

该模块包含以下输入和输出：

- `clk`：时钟信号；
- `rst`：复位信号；
- `x1`、`y1`、`x2`、`y2`、`x3`、`y3`、`x4`、`y4`：四个顶点的xy坐标。

模块的实现基于两个计数器：

- `freq_count`：随机生成频率计数器，每隔一定的时间就生成一个新的随机栏杆；
- `obstacle_speed`：栏杆速度计数器，每隔一定的时间就向左移动一个像素。

栏杆的生成和移动都是在时钟的上升沿进行的。随机生成栏杆时，使用Verilog内置的`$random`函数生成随机数。最后，将四个顶点的坐标分别赋值给输出端口。