module pwm_gen( input nreset, input clk, input en, input [15:0] period, input [15:0] h_time, output reg pwm ); reg [31:0] CNT; always @ (posedge clk) begin if(!nreset) CNT <= 0; else if(CNT >= period - 1 ) CNT <= 0; else CNT <= CNT + 1; end always @ (posedge clk) begin if(!nreset) pwm <= 0; else //nreset = 1 begin if(en == 0) pwm <= 0; else //en = 1 begin if(CNT <= h_time - 1) pwm <= 1; else pwm <= 0; end end end endmodule 给出仿真

下面是一个简单的Verilog代码示例的仿真结果，用于生成PWM波。在这个仿真中，时钟频率为10MHz，周期为100，占空比为40%。

module pwm_gen_sim();

// 定义时钟
reg clk = 1'b0;
always #50 clk = ~clk;

// 定义复位信号
reg nreset = 1'b1;
always #100 nreset = 1'b0;

// 定义使能信号
reg en = 1'b1;

// 定义周期和高电平时间
parameter PERIOD = 100;
parameter H_TIME = 40;

// 实例化PWM生成器
wire pwm;
pwm_gen pwm_gen(
  .nreset(nreset),
  .clk(clk),
  .en(en),
  .period(PERIOD),
  .h_time(H_TIME),
  .pwm(pwm)
);

// 打印PWM输出
initial begin
  // 等待复位结束
  #500;
  // 打印PWM输出
  repeat (20) begin
    #100;
    $display("PWM output: %b", pwm);
  end
end

endmodule

仿真结果如下：

PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 1
PWM output: 1
PWM output: 1
PWM output: 1
PWM output: 1
PWM output: 1
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0
PWM output: 0

可以看到，PWM波的周期为100个时钟周期，高电平时间为40个时钟周期，占空比为40%。