基于Verilog HDL实现将十进制数字转为BCD码

以下是一个基于 Verilog HDL 的将十进制数字转换为BCD码的示例代码：

module dec2bcd(
    input [7:0] dec, // 输入的十进制数
    output reg [3:0] bcd_h, // 输出的BCD码高4位
    output reg [3:0] bcd_l // 输出的BCD码低4位
);

always @(*) begin
    case (dec)
        0: begin bcd_h = 4'b0000; bcd_l = 4'b0000; end
        1: begin bcd_h = 4'b0000; bcd_l = 4'b0001; end
        2: begin bcd_h = 4'b0000; bcd_l = 4'b0010; end
        3: begin bcd_h = 4'b0000; bcd_l = 4'b0011; end
        4: begin bcd_h = 4'b0000; bcd_l = 4'b0100; end
        5: begin bcd_h = 4'b0000; bcd_l = 4'b0101; end
        6: begin bcd_h = 4'b0000; bcd_l = 4'b0110; end
        7: begin bcd_h = 4'b0000; bcd_l = 4'b0111; end
        8: begin bcd_h = 4'b0000; bcd_l = 4'b1000; end
        9: begin bcd_h = 4'b0000; bcd_l = 4'b1001; end
        10: begin bcd_h = 4'b0001; bcd_l = 4'b0000; end
        11: begin bcd_h = 4'b0001; bcd_l = 4'b0001; end
        12: begin bcd_h = 4'b0001; bcd_l = 4'b0010; end
        13: begin bcd_h = 4'b0001; bcd_l = 4'b0011; end
        14: begin bcd_h = 4'b0001; bcd_l = 4'b0100; end
        15: begin bcd_h = 4'b0001; bcd_l = 4'b0101; end
        default: begin bcd_h = 4'bXXXX; bcd_l = 4'bXXXX; end
    endcase
end

endmodule

该代码使用了一个 `case` 语句，将输入的十进制数转换成对应的BCD码，并将高4位和低4位分别输出。需要注意的是，当输入的十进制数超过9时，输出的BCD码将变成无效值（即 `XXXX`）。在使用该模块时，需要确保输入的十进制数不超过9。