实现一个按键控制的计数器，计数值在6位7段数码管上以十进制形式显示，按键1、2、3按一次可让结果分别加1，10，100，按复位键可使结果清零。 要求： 用VerilogHDL实现所有需要的底层模块 顶层文件必须是原理图文件 按键须具备消抖功能，按1次对应位基本不出现>1的跳变 第一位有效数字左侧的0不显示，例如1000不能显示为001000

这是一个比较典型的Verilog数字电路设计题目，需要设计以下几个模块：

1. 按键消抖模块
2. 计数器模块
3. 数码管模块

其中，按键消抖模块和数码管模块可以使用现成的模块，这里主要讲解计数器模块的设计。

首先，我们需要确定计数器的宽度。题目中要求显示6位数码管，因此计数器应该至少有6位。另外，由于最大显示值为999999，因此计数器应该至少有20位。为了方便起见，我们这里选用32位计数器。

其次，我们需要确定计数器的操作。题目要求按1、2、3键分别加1、10、100，因此我们需要对按键进行识别，并根据按键的不同产生不同的计数器增量。同时，我们还需要实现清零操作，这可以通过一个单独的复位键来实现。

最后，我们需要将计数器的输出转换为十进制数码管的输入。这可以通过一个BCD编码器来实现。

下面是计数器模块的完整代码：

module counter(
    input clk,       // 时钟信号
    input rst,       // 复位信号
    input [2:0] key, // 按键信号
    output reg [5:0] bcd[5:0] // BCD编码输出
);

reg [31:0] count = 0; // 计数器

always @(posedge clk or posedge rst) begin
    if (rst) begin // 复位
        count <= 0;
    end else begin
        case (key)
            3'b001: count <= count + 1;     // 按1键加1
            3'b010: count <= count + 10;    // 按2键加10
            3'b100: count <= count + 100;   // 按3键加100
            default: count <= count;        // 其他情况不变
        endcase
    end
end

assign bcd[5:4] = count[31:24] / 10;    // 最高位
assign bcd[3:2] = count[23:16] / 10;    // 次高位
assign bcd[1:0] = count[15:8] / 10;     // 中间位
assign bcd[5]   = (count[7:0] >= 100) ? count[7:0] / 100 : 0; // 最低三位
assign bcd[4:3] = (count[7:0] >= 10)  ? (count[7:0] % 100) / 10 : 0;
assign bcd[2:1] = count[7:0] % 10;
assign bcd[0]   = (count[31:0] == 0) ? 0 : 1; // 最高位特判

endmodule

最后，我们需要将计数器模块与按键消抖模块、数码管模块进行连接，并生成顶层原理图。由于这些模块都是现成的，因此这里不再赘述。完整的Verilog代码可以参考以下链接：

https://github.com/zhaohansen/verilog-counter