Verilog代码：module top(A,B,Ci,F,Co); input[3:0] A,B; input Ci; output[3:0] F; output[4:1] Co; wire[3:0] A,B,F,G,P; wire Ci; wire[4:1] Co; and AU0(G[0],A[0],B[0]), AU1(G[1],A[1],B[1]), AU2(G[2],A[2],B[2]), AU3(G[3],A[3],B[3]); or OU0(P[0],A[0],B[0]), OU1(P[1],A[1],B[1]), OU2(P[2],A[2],B[2]), OU3(P[3],A[3],B[3]); chaoqian M(Co,G,P,Ci); First_M FA0(A[0],B[0],Ci,F[0]), FA1(A[1],B[1],Co[1],F[1]), FA2(A[2],B[2],Co[2],F[2]), FA3(A[3],B[3],Co[3],F[3]); endmodule，加注释

module top(A,B,Ci,F,Co); // 定义模块，输入 A、B、Ci，输出 F、Co
    input[3:0] A,B; // 4 位输入 A、B
    input Ci; // 输入进位信号
    output[3:0] F; // 4 位输出 F
    output[4:1] Co; // 5 位输出 Co
    wire[3:0] A,B,F,G,P; // 定义内部信号 A、B、F、G、P
    wire Ci; // 定义内部进位信号
    wire[4:1] Co; // 定义内部进位输出信号

    and AU0(G[0],A[0],B[0]), // 4 个与门，计算 A、B 对应位的与操作结果
        AU1(G[1],A[1],B[1]),
        AU2(G[2],A[2],B[2]),
        AU3(G[3],A[3],B[3]);

    or  OU0(P[0],A[0],B[0]), // 4 个或门，计算 A、B 对应位的或操作结果
        OU1(P[1],A[1],B[1]),
        OU2(P[2],A[2],B[2]),
        OU3(P[3],A[3],B[3]);

    chaoqian M(Co,G,P,Ci); // 调用 chaoqian 模块，计算进位输出

    First_M FA0(A[0],B[0],Ci,F[0]), // 4 个 Full Adder，计算每一位的和
            FA1(A[1],B[1],Co[1],F[1]),
            FA2(A[2],B[2],Co[2],F[2]),
            FA3(A[3],B[3],Co[3],F[3]);
endmodule