设计一个ADC采样电路模块，采样时间10s。用modelsim仿真，被采样的波为振幅为1，频率为50Hz的正弦波。 采样频率60Hz、70Hz、80Hz、90Hz、100Hz（奈奎斯特采样）。

好的，我来为您解答这个问题。

首先，ADC采样电路是用来将模拟信号转换为数字信号的电路。在这个问题中，我们需要设计一个ADC采样电路模块，使其能够采样一个振幅为1、频率为50Hz的正弦波，并在不同的采样频率下进行采样。

下面是一个简单的ADC采样电路模块的Verilog代码示例：

module ADC (
  input clk,
  input rst,
  input analog_input,
  output reg [7:0] digital_output
);

reg [7:0] counter;
reg start_sampling;
reg sampling_complete;

parameter SAMPLE_FREQ_60 = 60;
parameter SAMPLE_FREQ_70 = 70;
parameter SAMPLE_FREQ_80 = 80;
parameter SAMPLE_FREQ_90 = 90;
parameter SAMPLE_FREQ_100 = 100;

always @(posedge clk) begin
  if (rst) begin
    counter <= 0;
    start_sampling <= 0;
    sampling_complete <= 0;
    digital_output <= 0;
  end else begin
    counter <= counter + 1;
    if (counter == 100_000_000 / SAMPLE_FREQ_60) begin
      start_sampling <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_100) begin
      start_sampling <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_70) begin
      start_sampling <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_80) begin
      start_sampling <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_90) begin
      start_sampling <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_60 * 10) begin
      sampling_complete <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_100 * 10) begin
      sampling_complete <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_70 * 10) begin
      sampling_complete <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_80 * 10) begin
      sampling_complete <= 1;
    end
    if (counter == 100_000_000 / SAMPLE_FREQ_90 * 10) begin
      sampling_complete <= 1;
    end
  end
end

always @(posedge clk) begin
  if (rst) begin
    digital_output <= 0;
  end else begin
    if (start_sampling) begin
      digital_output <= analog_input;
    end
    if (sampling_complete) begin
      start_sampling <= 0;
      sampling_complete <= 0;
    end
  end
end

endmodule

这个模块有一个时钟输入 `clk`，一个复位输入 `rst`，一个模拟输入 `analog_input`，一个数字输出 `digital_output`。它使用了一个计数器来控制采样的时机和完成采样后的清理工作。在时钟上升沿时，计数器 `counter` 加 1。当计数器达到特定的值时，`start_sampling` 被置为 1，表示开始采样；当计数器达到另一个特定的值时，`sampling_complete` 被置为 1，表示采样完成。同时，当 `start_sampling` 被置为 1 时，`analog_input` 被写入 `digital_output` 中。当 `sampling_complete` 被置为 1 时，`start_sampling` 和 `sampling_complete` 都被清零。

接下来，我们可以在 Modelsim 中进行仿真。将上述代码保存为文件 `adc.v`，再创建一个仿真测试文件 `adc_tb.v`，内容如下：

module adc_tb;

reg clk;
reg rst;
reg analog_input;
wire [7:0] digital_output;

ADC adc (
  .clk(clk),
  .rst(rst),
  .analog_input(analog_input),
  .digital_output(digital_output)
);

initial begin
  clk = 0;
  forever #10 clk = ~clk;
end

initial begin
  rst = 1;
  analog_input = 0;
  #100 rst = 0;
  #100 analog_input = 127;
  #100 analog_input = 0;
  #100 analog_input = 255;
  #100 analog_input = 0;
  #100 $finish;
end

endmodule

这个测试文件中，我们使用了一个时钟 `clk`，一个复位 `rst`，和一个模拟输入 `analog_input`，以及一个数字输出 `digital_output`。我们将 `adc` 模块实例化，并将这些信号与它的端口相连。在初始块中，我们初始化了 `rst` 和 `analog_input`，然后等待 100 个时间单位后将 `rst` 置为 0，并逐步变化 `analog_input` 的值。最后，我们使用 `$finish` 命令结束仿真。

现在我们可以在 Modelsim 中编译和运行这个仿真测试文件了。在 Modelsim 的命令行中输入以下命令：

vlog adc.v adc_tb.v
vsim -gui adc_tb
run -all

这将编译两个 Verilog 文件，并启动 Modelsim 的仿真界面。在仿真界面中，您可以看到时钟和数字输出的波形，您也可以手动调整时钟的频率，并观察数字输出的变化。注意，数字输出的值应该在 0 和 255 之间，表示采样的模拟信号在 0 到 1 之间的电压值。

最后，根据奈奎斯特采样定理，我们可以计算出对于一个最大频率为 50Hz 的信号，需要使用至少 100Hz 的采样率才能恢复出原始信号。因此，在这个问题中，我们选择了 60Hz、70Hz、80Hz、90Hz 和 100Hz 作为采样频率。