二十四进制计数器 vhdl

以下是一个简单的24位二进制计数器的VHDL代码实现：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity counter_24bit is
    Port ( clk : in STD_LOGIC;
           reset : in STD_LOGIC;
           count : out STD_LOGIC_VECTOR (23 downto 0));
end counter_24bit;

architecture Behavioral of counter_24bit is
    signal count_reg : unsigned(23 downto 0) := (others => '0');
begin
    process(clk, reset)
    begin
        if reset = '1' then
            count_reg <= (others => '0');
        elsif rising_edge(clk) then
            count_reg <= count_reg + 1;
        end if;
    end process;
    
    count <= std_logic_vector(count_reg);
    
end Behavioral;

该代码使用一个信号 `count_reg` 来存储计数器的当前值。在时钟上升沿触发时，计数器的值增加1。如果复位信号为高电平，则将计数器的值重置为0。最后，将 `count_reg` 转换为 `std_logic_vector` 格式并输出到 `count` 信号上。