十进制计数器vhdl代码

以下是一个简单的十进制计数器的VHDL代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity decimal_counter is
    Port ( clk : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           count_out : out  STD_LOGIC_VECTOR (3 downto 0));
end decimal_counter;

architecture Behavioral of decimal_counter is

signal count : integer range 0 to 9 := 0;

begin

process (clk, reset)
begin
    if reset = '1' then
        count <= 0;
        count_out <= "0000";
    elsif rising_edge(clk) then
        if count = 9 then
            count <= 0;
        else
            count <= count + 1;
        end if;
        count_out <= std_logic_vector(to_unsigned(count,4));
    end if;
end process;

end Behavioral;

该计数器使用一个名为“count”的内部信号来存储当前计数值。在时钟上升沿时，计数器检查当前计数值是否为9，如果是，则将其重置为0。否则，计数器将计数值加1。最后，将计数器的值转换为一个4位二进制数并输出到count_out端口。

请注意，此代码仅供参考，并且可能需要根据您的特定要求进行修改。