verilog四位加法器测试代码

以下是一个简单的四位加法器的 Verilog 测试代码：

module adder_test;

  // 输入信号
  reg [3:0] input1;
  reg [3:0] input2;
  reg clock;

  // 输出信号
  wire [4:0] output;

  // 实例化被测试的四位加法器
  adder dut(
    .input1(input1),
    .input2(input2),
    .clock(clock),
    .output(output)
  );

  // 时钟信号的生成
  always #1 clock = ~clock;

  // 测试用例
  initial begin
    // 测试 1 + 2 = 3
    input1 = 4'b0001;
    input2 = 4'b0010;
    #10;
    if (output !== 5'b0011) $display("Test 1 failed.");

    // 测试 5 + 5 = 10
    input1 = 4'b0101;
    input2 = 4'b0101;
    #10;
    if (output !== 5'b1010) $display("Test 2 failed.");

    // 测试 15 + 1 = 0 (由于溢出)
    input1 = 4'b1111;
    input2 = 4'b0001;
    #10;
    if (output !== 5'b0000) $display("Test 3 failed.");

    // 测试 8 + 7 = 15
    input1 = 4'b1000;
    input2 = 4'b0111;
    #10;
    if (output !== 5'b1111) $display("Test 4 failed.");

    $display("All tests passed successfully.");
    $finish;
  end

endmodule

在测试代码中，我们首先实例化了我们要测试的四位加法器，然后生成了一个时钟信号，用于控制测试用例的执行。每个测试用例中，我们设置输入信号的值，等待一段时间，然后检查输出信号是否符合预期。如果测试失败，我们使用 `$display` 语句打印一条失败消息。最后，我们使用 `$finish` 语句结束测试。