verilog十进制计数器

以下是一个简单的 Verilog 十进制计数器的例子：

module decimal_counter(
    input clk, // 时钟信号
    input reset, // 复位信号
    output reg [3:0] count // 计数器输出信号
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0; // 复位信号使计数器从 0 开始
    end else begin
        if (count == 9) begin
            count <= 4'b0; // 当计数器达到 9 时，回到 0
        end else begin
            count <= count + 1; // 计数器加 1
        end
    end
end

endmodule

在这个例子中，我们定义了一个名为 `decimal_counter` 的模块，该模块有一个时钟信号 `clk`、一个复位信号 `reset` 和一个输出信号 `count`。`count` 是一个 4 位的寄存器，它将计数器的当前值输出。

在 `always` 块中，我们使用 `posedge` 关键字指定了时钟上升沿的触发器。当时钟上升沿到来时，我们检查复位信号的状态。如果复位信号为 1，我们将计数器重置为零。否则，我们检查计数器的当前值。如果计数器等于 9，则将其重置为零。否则，我们将计数器加 1。

请注意，我们使用的是十进制计数器，因此我们将计数器的最大值设置为 9。如果您需要一个更大的计数器，可以将 `count` 的位数增加，并相应地更改计数器的最大值。