在verilog中 从FIFO中取出数据，且按照我想要的时序输出

在 Verilog 中，你可以使用一个带有读指针和写指针的 FIFO 模块来实现从 FIFO 中取出数据并按照你想要的顺序输出。

具体实现的思路是，在 FIFO 模块中维护一个读指针和一个写指针，读指针指向队列头部，写指针指向队列尾部。当你需要从 FIFO 中取出数据时，可以向读指针位置读取数据，并将读指针向后移动一位。为了保证读指针和写指针之间的数据是按照先进先出的顺序存储的，你可以在写指针位置写入数据时，将写指针向后移动一位，这样就可以保证数据的顺序正确了。

如果你需要按照自己的顺序输出队列中的数据，可以先将队列中的数据从读指针位置开始取出来，然后按照自己的要求排序后输出。具体实现的方法可以使用一个数组来存储队列中的数据，然后使用快速排序等算法对数组进行排序，最后按照排序后的顺序输出数组中的元素。

下面是一个简单的 Verilog 代码示例，用于实现一个带读写指针的 FIFO 模块：

module fifo (
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] data_in,
    output reg [7:0] data_out
);

parameter DEPTH = 16;

reg [7:0] mem [DEPTH-1:0];
reg [3:0] wr_ptr = 0;
reg [3:0] rd_ptr = 0;

always @(posedge clk) begin
    if (rst) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
    end else begin
        if (wr_en) begin
            mem[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
        end
        if (rd_en) begin
            data_out <= mem[rd_ptr];
            rd_ptr <= rd_ptr + 1;
        end
    end
end

endmodule

在这个代码示例中，我们定义了一个深度为 16 的 FIFO，使用了一个包含读写指针的双指针模式。当 `wr_en` 信号为高电平时，数据会被写入到内存中；当 `rd_en` 信号为高电平时，数据会从内存中读出。如果你需要按照自己的顺序输出队列中的数据，可以在读取数据之前，先按照自己的要求修改读指针的位置，然后再进行数据的读取。