用systemverilog写对比两个队列，如果两个队列里面有不相同的数，则打印出来，如果都相同，则输出right

在SystemVerilog中，你可以创建两个数组或队列来存储数据，并通过循环和条件语句来进行比较。以下是一个简单的示例，展示了如何实现这个功能：

module compare_queues (
    input [7:0] queue1[], // 假设队列元素为8位宽整数
    input [7:0] queue2[],
    output reg [31:0] result,
    input wire all_equal // 标记两个队列是否完全相同
);

// 检查队列长度
localparam int N = $size(queue1); // 假设queue1和queue2长度相同

always_comb begin
    if (all_equal) begin
        // 如果所有元素相同，输出"right"
        result = "right";
    end else begin
        // 否则，遍历队列查找差异
        integer i;
        for (i = 0; i < N; i++) begin
            if (queue1[i] != queue2[i]) begin
                // 找到不同值，将其放入结果中
                result = queue1[i]; // 或者你可以选择保存索引或其他处理方式
                break;
            end
        end
    end
end

endmodule

在这个模块中，`all_equal`输入信号用于控制何时认为两个队列相等。如果所有元素匹配，`result`将显示"right"；如果不匹配，会打印第一个找到的不同数值。