用verilog写出程序：同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。将其改成一个异步清 0、同步时钟使能和异步数据加载型加法计数器。

在Verilog中，我们可以设计一个简单的同步时序电路来实现这个功能，包括奇偶校验部分以及一个异步清零、同步使能和异步数据加载的加法计数器。这里是一个简化的示例：

module parity_counter (
    input wire clk,      // 同步时钟信号
    input wire reset_n,   // 异步清零信号
    input wire [4:0] din,  // 串行输入二进制数据
    output reg [1:0] parity,   // 奇偶校验结果（高位是计数器状态，低位是奇偶错误）
    input wire enable     // 同步使能信号
);

// 加法计数器部分
reg [4:0] counter;
always @(posedge clk or posedge reset_n) begin
    if (!reset_n) counter <= 0;  // 清零
    else if (enable && din) counter <= counter + 1'b1;  // 加一，当有新数据输入
end

// 奇偶校验部分
assign parity[1] = counter[4];  // 输出最后一位（高位）作为奇偶结果
assign parity[0] = ~counter[4] & counter[3:1];  // 根据5位计算奇偶，低位为奇则为1

endmodule

在这个模块中，`clk`控制整个电路的时序，`reset_n`用于异步清零，`din`接收串行数据，`parity`输出奇偶校验结果，`enable`控制是否在新的数据到来时更新计数器。

请注意，实际应用中你可能需要添加更多的细节，比如错误处理、边界条件检查等。此外，对于异步数据加载，你需要在外围电路中管理数据输入和计数器的同步。