16位串行加法器的RTL和Testbench

下面是一个简单的16位串行加法器的 RTL（Register Transfer Level）描述和相应的 Testbench（测试台）：

RTL 描述：

module SerialAdder (
  input wire clk,
  input wire reset,
  input wire enable,
  input wire [15:0] operand1,
  input wire [15:0] operand2,
  output wire [15:0] sum
);
  
  reg [15:0] reg_sum;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      reg_sum <= 16'b0;
    end else if (enable) begin
      reg_sum <= reg_sum + operand1 + operand2;
    end
  end
  
  assign sum = reg_sum;
  
endmodule

Testbench：

module SerialAdder_tb;
  
  reg clk;
  reg reset;
  reg enable;
  reg [15:0] operand1;
  reg [15:0] operand2;
  
  wire [15:0] sum;
  
  SerialAdder dut (
    .clk(clk),
    .reset(reset),
    .enable(enable),
    .operand1(operand1),
    .operand2(operand2),
    .sum(sum)
  );
  
  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end
  
  initial begin
    reset = 1;
    enable = 0;
    operand1 = 16'b0;
    operand2 = 16'b0;
    #10 reset = 0;
    
    // Test Case 1
    enable = 1;
    operand1 = 16'b0101010101010101;
    operand2 = 16'b0011001100110011;
    #20 $display("Sum: %b", sum);
    
    // Test Case 2
    enable = 1;
    operand1 = 16'b1111000011110000;
    operand2 = 16'b0000111100001111;
    #20 $display("Sum: %b", sum);
    
    // Add more test cases here
    
    #100 $finish;
  end
  
endmodule

请注意，这只是一个简化的示例，可能需要根据你的需求进行适当的修改。你可以根据需要添加更多的测试用例来验证模块的功能。