verilog两位二进制加法器设计代码,输入输出用向量表示

在Verilog语言中，设计一个简单的两位二进制加法器（Adder）通常会涉及组合逻辑电路，下面是一个基础的示例，使用了`posedge clk`（上升沿触发）来进行同步。我们将使用并行加法器结构，并使用向量表示输入（A、B）和输出（Sum, CarryOut）：

module adder (
    input [1:0] A,       // 输入A的两个位
    input [1:0] B,       // 输入B的两个位
    input clk,           // 时钟信号
    output reg [1:0] Sum, // 两个数相加的结果
    output reg C          // 进位输出
);

// 定义加法逻辑
always @(posedge clk) begin
    if (resetn == 1'b0) begin
        Sum <= 2'b0;   // 当resetn为低电平时，清零Sum
        C <= 2'b0;     // 清零CarryOut
    end else begin
        Sum <= A + B;   // 否则，计算Sum = A + B
        C <= Sum[0];    // 将最低位的值赋给CarryOut，用于下一次进位
    end
end

// 输出端口声明
assign Cout = C;    // Verilog允许直接引用reg变量名作为output端口

endmodule

在这个代码里，`Sum`是一个2位的向量，`C`也是1位的向量。当时钟`clk`上升沿到来时，如果复位信号`resetn`为低，将清零这两个结果；否则，通过异或运算（+）更新`Sum`和设置`CarryOut`。