用verilog写2位二进制加法器用向量表示

在Verilog语言中编写一个2位二进制加法器通常会使用组合逻辑结构，利用向量数据类型来表示输入和输出。下面是一个简单的例子：

module adder_2bit(
    input [1:0] A,      // 输入A的两个二进制位
    input [1:0] B,      // 输入B的两个二进制位
    output reg [1:0] Sum, // 输出结果的两个二进制位
    output reg Carry_out // 进位输出
);

// 定义函数，对输入位相加，并考虑进位
always @* begin
    case({A, B}) // 使用case结构处理所有输入组合
        8'b00: Sum = 8'b0; Carry_out = 0;   // A=0, B=0 -> Sum=0, Carry=0
        8'b01: Sum = 8'b0; Carry_out = 0;   // A=0, B=1 -> Sum=0, Carry=0
        8'b10: Sum = 8'b0; Carry_out = 1;   // A=1, B=0 -> Sum=0, Carry=1 (低位进位)
        8'b11: Sum = 8'b1; Carry_out = 0;   // A=1, B=1 -> Sum=1, Carry=0 (高位进位)
        default: Sum = 8'b0; Carry_out = 0;   // 其他情况设置默认值
    endcase
end

endmodule

在这个例子中，`adder_2bit`模块接收两个2位输入`A`和`B`，并计算它们的和以及进位。`Sum`和`Carry_out`是向量类型的数据，分别代表结果和进位。