以1位二进制全加器为基本元件，用例化语句写出8位二进制全加器的顶层文件。

在VHDL设计语言中，使用一位全加器（Full Adder）构建一个8位二进制全加器（Binary Adder）通常会采用并行结构，通过级联（Cascade）的方式连接起来。首先，我们需要定义一位全加器模块（FA），然后在顶层文件中实例化它八次，并将它们连接起来。

假设我们有一个名为`full_adder`的库中定义了一位全加器模块：

library work;
use work.full_adder.all;

entity eight_bit_adder is
   Port ( A : in std_logic_vector(7 downto 0);
         B : in std_logic_vector(7 downto 0);
         Cin : in std_logic;
         Sum : out std_logic_vector(7 downto 0);
         Carry : out std_logic);
end eight_bit_adder;

在这个`eight_bit_adder`实体中，`A`和`B`输入向量代表两个参与相加的8位二进制数，`Cin`是进位输入，`Sum`是结果输出，`Carry`是进位输出。接着，在`architecture`部分，我们可以实例化全加器：

architecture Behavioral of eight_bit_adder is
begin
   FA1 : full_adder port map (A(0), B(0), Cin, Sum(0), Carry);
   FA2 : full_adder port map (A(1), B(1), Carry, Sum(1), Carry);
   -- ... 一直连接到FA7，共7次
   FA7 : full_adder port map (A(7), B(7), Carry, Sum(7), Carry);
end Behavioral;

这里，`FA1`到`FA7`分别表示连续的七次全加器实例，每一次都基于上一次的结果传递进位信号。注意实际代码中你需要继续扩展剩余的四位。