vhdl用when_else语句编写一个4选1选择器程序

VHDL (Very High Speed Integrated Circuit Hardware Description Language) 是一种描述数字电路行为的高级硬件描述语言。在 VHDL 中，你可以使用 `when`-`else` 结构来创建条件选择逻辑，例如设计一个 4 选 1 选择器。下面是一个简单的例子：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity four_to_one_selector is
    Port ( input : in STD_LOGIC_VECTOR(3 downto 0);
           sel : in STD_LOGIC;
           output : out STD_LOGIC);
end four_to_one_selector;

architecture Behavioral of four_to_one_selector is
begin
    process(input, sel)
    begin
        case sel is
            when "0" => output <= input(0);   -- 当 sel = 0 时，选择输入信号的第一位
            when "1" => output <= input(1);
            when "2" => output <= input(2);
            when "3" => output <= input(3);   -- 当 sel = 3 时，选择输入信号的第四位
            when others => output <= 'X';    -- 如果 sel 不是上述值，则输出不确定 ('X' 表示未知)
        end case;
    end process;
end Behavioral;

在这个架构里，`sel` 是选择信号，有四位对应四个不同的输入，根据`sel` 的值，选择器将相应位置的输入赋值给`output`。