fpga锁相环输出频率

时间: 2023-10-04 11:05:43 浏览: 202

锁相环(PLL)的输出频率取决于输入时钟频率和PLL的倍频系数。根据引用[1]中的描述,锁相环的捕获过程可以分为相位捕获和频率捕获。相位捕获是指在捕获过程中,相位没有经过2π的周期跳跃就能进入锁定状态,而频率捕获是指捕获经历一个以上的频率周期的捕获过程。

在引用[2]中提到的代码示例中,通过PLL将输入时钟倍频后的CLK直接输出。具体的输出频率取决于PLL的配置和输入时钟的频率。根据代码示例中的描述,如果要测出400MHz不衰减的方波,需要使用具有2GHz带宽的示波器。

因此,对于FPGA锁相环的输出频率,需要根据具体的PLL配置和输入时钟频率来确定。

引用[.reference_title]

  • 1 2 FPGA信号处理系列文章——数字锁相环[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2allinsert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
  • 3 FPGA学习之路(五)之锁相环倍频(PLL)探究[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2allinsert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
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