vhdl设计一个带有异步复位、使能控制、同步预置功能，减 1 计数的 4 位计数器。

在VHDL设计中，创建一个带有异步复位、使能控制、同步预置功能的4位计数器通常涉及到定义组合逻辑和进程部分。下面是一个简化的VHDL架构示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity FourBitCounter is
    Port (
        clk          : in  STD_LOGIC;     -- 主时钟输入
        reset_n      : in  STD_LOGIC;     -- 异步复位信号
        enable       : in  STD_LOGIC;     -- 使能信号
        preset_n     : in  STD_LOGIC;     -- 同步预置信号
        count_out    : out STD_LOGIC_VECTOR(3 downto 0) -- 输出计数值
    );
end FourBitCounter;

architecture Behavioral of FourBitCounter is
begin
    process (clk, reset_n, enable, preset_n)
    begin
        if rising_edge(clk) and enable = '1' then
            -- 当使能有效并且时钟上升沿到来时更新计数器
            if reset_n = '0' or (preset_n = '1' and count_out = "1111") then
                count_out <= "0000"; -- 重置或预置计数器到零
            else
                count_out <= count_out + 1; -- 减一计数
            end if;
        end if;
    end process;
end Behavioral;

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