请补充完成具有下面功能的计数器的程序设计。 说明：设电路的控制端均为高电平有效，时钟端CLK,电路的预置数据输入端为4位D，计数输出端也为4位Q，带同步始能EN、异步复位CLR和预置控制LD的六进制减法计数器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT(EN,CLR,LD,CLK:IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT6; ARCHITECTURE BEHA OF CNT6 IS SIGNAL QTEMP:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,LD) BEGIN IF CLR='1' THEN QTEMP<="0000"; --CLR=1清零 ELSIF (CLK'EVENT AND CLK='1') THEN --判断是否上升沿 IF LD='1' THEN QTEMP<= 1 ; --判断是否置位 ELSIF EN='1' THEN --判断是否允许计数 IF QTEMP="0000" THEN QTEMP<= 2 ; --等于0，计数值置5 ELSE QTEMP<= 3 ; --否则，计数值减1 END IF; END IF; END IF; Q<=QTEMP; END PROCESS; END BEHA;

根据题目要求，需要设计一个六进制减法计数器，具有同步始能、异步复位和预置控制功能。以下是程序设计：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT6 IS
    PORT(
        EN,CLR,LD,CLK: IN STD_LOGIC;
        D: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
    );
END CNT6;

ARCHITECTURE BEHA OF CNT6 IS
    SIGNAL QTEMP: STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
    PROCESS(CLK,CLR,LD)
    BEGIN
        IF CLR = '1' THEN
            QTEMP <= "0000"; -- CLR = 1 清零
        ELSIF (CLK'EVENT AND CLK = '1') THEN -- 判断是否上升沿
            IF LD = '1' THEN
                QTEMP <= D; -- 判断是否置位
            ELSIF EN = '1' THEN -- 判断是否允许计数
                IF QTEMP = "0000" THEN
                    QTEMP <= "0101"; -- 等于0，计数值置5
                ELSE
                    QTEMP <= STD_LOGIC_VECTOR(UNSIGNED(QTEMP) - 1); -- 否则，计数值减1
                END IF;
            END IF;
        END IF;
        Q <= QTEMP;
    END PROCESS;
END BEHA;

该计数器的原理如下：

- 当CLR为高电平时，计数器清零，QTEMP被赋值为"0000"。
- 在时钟的上升沿边缘，判断LD是否为高电平，如果是，则将D的值赋值给QTEMP；如果不是，则继续判断EN是否为高电平。
- 如果EN为高电平，则进入计数模式。如果QTEMP的值为"0000"，则将QTEMP赋值为"0101"，表示计数器的初始值为5；否则，将QTEMP的值减1。
- 最后将QTEMP的值赋给输出端口Q。

注意，在计数模式下，只有当EN为高电平时计数器才会工作。如果EN为低电平，则计数器不会进行计数。