．模为80的BCD码计数器，要求： (1) 输入clk，clear；输出qout。 (2) 行为描述，异步清零，高电平有效。

以下是一个基于行为描述的异步清零、模为80的BCD码计数器的Verilog代码：

module bcd_counter(
    input clk,        // 时钟信号
    input clear,      // 清零信号，高电平有效
    output reg [7:0] qout   // 输出BCD码计数器的值
);

reg [6:0] count;     // 计数器的计数值

always @ (posedge clk or posedge clear) begin
    if (clear) begin
        count <= 0;
        qout <= 8'b0000_0000;
    end
    else begin
        count <= count + 1;
        if (count == 80) begin
            count <= 0;
        end
        case (count)
            7'd0: qout <= 8'b0000_0000;
            7'd10: qout <= 8'b0000_0001;
            7'd20: qout <= 8'b0000_0010;
            7'd30: qout <= 8'b0000_0011;
            7'd40: qout <= 8'b0000_0100;
            7'd50: qout <= 8'b0000_0101;
            7'd60: qout <= 8'b0000_0110;
            7'd70: qout <= 8'b0000_0111;
            7'd80: qout <= 8'b0000_1000;
        endcase
    end
end

endmodule

在上面的代码中，我们定义了一个名为`bcd_counter`的模块，它有一个时钟信号`clk`、一个异步清零信号`clear`和一个8位的输出信号`qout`。模块中还有一个名为`count`的7位寄存器，用于存储计数器的计数值。

在`always`块中，我们使用了一个异步清零的逻辑。如果`clear`信号为高电平，那么计数器会被重置为0，`qout`输出也被设置为0。如果`clear`信号不为高电平，那么计数器会在每个时钟上升沿时加1。

当计数器的值达到80时，它会被重置为0。同时，我们使用一个`case`语句来根据计数器的值设置`qout`的输出值。在这个例子中，我们将计数器的值分别与0、10、20、30、40、50、60、70和80进行比较，并根据比较结果设置`qout`的输出值，从而实现模为80的BCD码计数器。