写一个D锁存器的verilog代码

在Verilog硬件描述语言中，D型锁存器（D-Latch）是一种简单的存储电路，它接收一个数据输入信号（D）和一个时钟信号（Clock），在时钟上升沿，将D输入的数据保持到输出。以下是一个基本的D锁存器的Verilog代码示例：

module d_latch(
    input wire clk,       // 时钟信号
    input wire d_in,      // 数据输入
    output reg q_out       // 输出
);
  
// 当时钟上升沿到来并且d_in有有效的信号时，更新q_out的值
always @(posedge clk or posedge reset_n) begin
    if (!reset_n)      // 如果处于复位状态，则清零输出
        q_out <= 0;
    else if (posedge clk)    // 否则，在时钟上升沿，数据被锁存
        q_out <= d_in;     // 输出等于数据输入
end

endmodule

在这个代码中：
- `clk`是输入时钟信号，`posedge clk`表示时钟信号的正沿。
- `d_in`是数据输入，`reg q_out`是锁存的输出，它是register类型，表示其值会保留直到下一次刷新。
- `reset_n`是复位信号，通常为低电平有效。当`reset_n`为高时，`q_out`会被清零。