reg与wire的区别，怎么用

在Verilog硬件描述语言中，`reg`和`wire`是两种基本的数据类型，它们在数据存储和连接方面有不同的用途：

1. `reg` (register)：代表寄存器。`reg`变量用于内部状态机或计数器等需要记忆之前值的电路。`reg`变量有自己的时间演化，可以存储输入、输出以及组合逻辑的结果，并会在每次系统时钟周期结束时更新其值。`reg`通常与赋值操作符`=`, 或者同步更新语句`posedge clk`一起使用。

2. `wire` (wire)：代表信号线。`wire`变量主要用于表示外部接口或者模块之间的通信，它不会存储值，只传递数据。`wire`通常用于声明端口，当两个模块通过总线相连时，会用到`wire`来连接各个信号。

当你在Verilog设计中使用`reg`或`wire`时，通常是这样的：

// 定义一个reg类型的变量
reg [7:0] counter;

// 定义一个wire类型的信号
wire data_in;

要更新`reg`变量，你可以这样做：

always @(posedge clk) // 仅在时钟上升沿更新
begin
    if (reset)
        counter <= 0; // 硬复位
    else
        counter <= counter + 1; // 自增计数
end

而`wire`通常用于连接两个模块的接口：

module A(input wire data_in, output wire data_out);
...
endmodule

module B(input wire reset, output wire data_out);
A a(.data_in(data_out), .data_out(output_data));
// ...
endmodule