Verilog设计：指令存储器与取指过程详解

本篇文档主要介绍了计科2002学号为202030222的李欣同学进行的关于"指令存储器实现"的实验。实验的主要目标是通过实践学习指令存储器的工作原理和Verilog语言在硬件设计中的应用，为后续设计CPU的实验打下基础。 实验的核心部分是设计一个256*4B的指令存储器，它采用字寻址方式，程序计数器PC负责提供取指地址。PC模块通过时钟(clk)、复位(rst)和使能(ce)信号来控制取指流程。当rst为高电平且ce为低电平时，PC保持地址不变；当rst为低电平且ce为高电平时，PC会递增地址并发送新的取址地址给指令存储器inst_rom。inst_rom根据接收到的地址，从存储器中读取四条指令并进行译码处理。 实验设计包括inst_rom的电路设计和端口说明，以及取指模块的实现。取指模块通过连接PC和inst_rom，确保每个时钟周期从存储器中正确地获取一条指令。在仿真环节，对PC和指令取址器进行了验证，结果显示程序计数器按照预期递增地址，inst_rom按序取出指令，从而证明了实验设计的正确性。 此外，文中还展示了程序计数器PC的具体实现，使用Verilog语言编写，通过clk信号控制逻辑更新，根据rst和ce的状态调整取指操作。在仿真阶段，pc.v文件中的代码验证了PC的正常工作，即在rst信号高和ce信号低时保持地址不变，而在其他情况下，地址按照每周期增加4进行递进。 这个实验不仅让学生深入理解了指令存储器的原理，还锻炼了他们用Verilog进行硬件设计的能力，为后续CPU设计积累了宝贵的经验。通过实际操作和理论验证，学生得以巩固和提升对于操作系统底层结构的理解。