层次SoC测试中的低功耗边界扫描单元设计

本文探讨了低功耗系统级芯片（System-on-a-Chip, SOC）层次化设计中的信号完整性（Signal Integrity, SI）测试问题。随着新技术的发展，对于核心区域与外部互连的SI故障检测变得尤为重要。文章标题"low area wrapper cell design for hierarchical SOC testing"指出，作者Qiang Xu和Yubin Zhang针对这一挑战提出了创新性的测试外壳设计方法。 传统的测试封装设计，即核心测试封装（core test wrappers），在进行SI测试时，通常依赖于共享的测试时钟信号。在测试模式下，包括受害互连（victim interconnect）及其竞争者（aggressors）在内的WOCs（Wrapper Output Cells）会在同一时刻触发过渡，这与功能模式下的行为有所不同。这种同步的测试方式并不足以有效识别SI故障，因为测试过程中受害者信号的转变时间和侵略者信号之间的延迟可能会影响SI性能评估。 作者们针对这一问题，设计了一种新型的边界扫描单元，旨在解决测试模式与功能模式下的时间差异。他们的设计考虑了以下关键要素： 1. **异步测试**：新的设计允许WOCs在测试模式下独立于共享时钟信号进行操作，这样可以更好地模拟实际的功能交互，减少对SI特性的影响。 2. **自适应时序控制**：通过灵活的时序策略，确保测试信号的发送和接收在合适的时间点发生，以捕捉到可能的SI问题，如反射、串扰或衰减等。 3. **低功耗优化**：考虑到测试过程中的功耗控制，设计的目标是实现高效的测试覆盖同时保持较低的封装面积，这对于资源受限的SOC设计至关重要。 4. **故障隔离与诊断**：新设计还应具备故障隔离的能力，能够在发现SI异常后准确定位问题源，提高测试的效率和准确性。 5. **标准化与兼容性**：为了确保设计的通用性和可扩展性，可能还包括了对现有测试标准的兼容性处理，使得它能无缝集成到现有的测试平台中。 通过这些创新，论文提出的方法有望提升层次化SOC的SI测试效率和准确性，为未来的集成电路设计提供有效的解决方案，特别是在微缩工艺带来的信号完整性挑战日益严峻的背景下。