高速高速CMOS钟控电压比较器的设计钟控电压比较器的设计
本文通过理论和仿真对比较器结构进行了分析,优化预放大电路和比较电路,设计了一种由预放大级、判断
级、输出级构成的钟控比较器。把时钟脉冲应用于比较器的设计,极大地提高了比较器的性能和速度,该结构
的比较器具有低输入失调电压和低踢回噪声的特点,速度快,精度高,适用于高速Flash ADC电路。
1比较器电路设计
比较器总体电路如图1所示。本文采用的高速比较器结构包括预放大级、判断级和输出级。其中预放大级放大比较器的输入信
号以提高输入信号的灵敏度,并且把比较器的输入信号与来自正反馈级的踢回噪声隔离开;判断级对经过放大的输入信号进行
比较;输出级把比较级的输出信号放大到数字逻辑电平。下面具体讨论各部分电路结构。
图1比较器整体电路图
1. 1预放大级电路
在高速比较器中,为了使判断级的输入信号在尽可能短时间内到达,要求前置放大器有很高的带宽,同时为了提高增益,需要
采用多级放大实现。本文中的预放大级为两级,M1 和M2 组成差分输入电路结构,可以得到较强的共模抑制能力,提高比较
器对噪声的抑制能力。M5 和M6 构成二极管连接的负载,M3 和M4 组成交叉耦合的负载,用来提高放大器的增益。M7 和M8
组成第二级放大器。比较器的输入电容由M1 和M2 管的尺寸决定。本设计将着重关注电路的速度,因此输入差分对晶体管使
用最小栅长。
1. 2判断级电路
判断级电路是比较器的核心,应该能分辨出毫伏量级的输入信号差。本文采用具有回滞效应的判断电路,这种结构使用正反馈
结构来实现两个信号的比较,速度快、精度高,而且能抑制信号上的噪声。
该电路通过把M9 和M10管的栅极交叉互联,实现正反馈,以提高判断电路的增益。当时钟信号CLK为高电平时,判断电路的
输出依赖于输入信号,比较器处于比较状态,在下一个时钟阶段,也就是时钟信号CLK为低电平时,M13管截止,比较器停止
比较,处于锁存状态,记下CLK为低电平时的比较器输入状态,把输出信号锁存为逻辑“1”或“0”。时钟信号CLK为高电平时。
此时判断级电路是一个双稳态交叉耦合电路。
如果io + < io - ,M9 和M12导通,M10和M11截止,此时判断级的等效电路如图2 ( b)所示。如果β1 1 =β12 =βA,β9 =β1 0
=βB ,则vo + =VDS9≈ 0 V (此时M9 导通) ,vo - 为; 当io + > io - 时, M10和M11导通,M9 和M12截止,此时判断级的等效
电路如图2 ( c)所示, vo + 为。因此vo +和vo - 的最大值不超过2VTHN 。分析判断级的等效电路可以得到由图2 ( b)的状态到
图2 ( c)的状态的转换电流值为: io + =βB ·io - /βA ,由图2 ( c)的状态到图2 ( b)的状态的转换电流值为: io - =βB ·io + /βA , 这
个电流临界点也是输出电压发生转换的临界点。如果βA =βB , 那么, 输出电压的转换将发生在电流io + = io - 的时候。如果
βA 与βB 不等,那就会使比较器表现出磁滞现象。
1. 3输出缓冲级电路结构
比较器的最后一级是输出缓冲级(又被称为后放大器) ,其主要作用是把判断电路的输出信号转化为数字逻辑电平(0 V或1. 8 V)
,输出缓冲器的输入是一对差分信号,没有压摆率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)
作为输出缓冲级,同时在放大器的输出端加两级反相器,用作附加的增益级,并实现负载电容和自偏置差分放大器之间的隔
离。
图3所示是一个自偏置的差分放大器,它包括两个差分放大器,每一个均作为另一个的负载。M15和M16的栅极没有连接到外
部偏置,而是连接到M17和M18的漏级,形成负反馈环路,来实现差分放大器尾电流的自适应。M15和M16工作在线性区,可
以获得大的输出电压摆率,使得输出电压直接转换到数字逻辑电平。当M17和M18的栅极电压增大时,M17和M18的漏级电压
下降,并使M15导通,电流增大,这个电流通过M19流向连接在M19和M20漏极的输出电容。在这种情况下,M16的电流为
零。当M17和M18的栅极电压下降时,M16导通,那么大电流经过输出电容通过M16泄露。因此,这一结构的电路具有吸入和
供出大电流的能力,且没有静态电流,这个特性非常适合于高速比较器的应用。