VHDL入门：从电路设计到PLD自动化

VHDL与数字电路设计是一门涵盖了VHDL语言在数字电路设计中的应用课程，由崔刚教授在北京工业大学电控学院电工电子中心于2005年9月1日主讲。VHDL是一种硬件描述语言(Hardware Description Language)，用于电子设计自动化(EDA)领域，它允许设计师用软件描述数字电路的行为，而非直接绘制物理电路图。 课程大纲包括以下几个部分： 1. **概述**：介绍VHDL的基础概念以及它如何作为现代电路设计工具的优势，对比传统数字电路设计方法。 2. **VHDL的程序结构和软件操作**：讲解VHDL编程的基本语法和工作流程，涉及文本设计输入，即如何通过编写VHDL程序来设计电路。 3. **数据类型与数据对象的定义**：阐述VHDL中的基本数据类型和如何创建和操作数据对象。 4. **并行与顺序赋值语句**：解释不同类型的赋值语句在设计中的应用，强调并行和顺序执行的区别。 5. **组合逻辑电路设计**：复习数字电子技术基础知识，如编码器、译码器、数据选择器、加法器和数值比较器等，并讲解如何在VHDL中实现它们。 6. **时序逻辑电路设计**：探讨同步和异步时序逻辑电路的概念，以及如何使用VHDL描述这些电路。 7. **子程序、库和程序包**：介绍如何组织和复用代码，通过子程序、库和程序包实现模块化设计。 8. **CPLD和FPGA的结构与工作原理**：讲解可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)的构造和工作原理，以及它们在VHDL设计中的应用。 9. **数字钟电路设计**：以具体实例展示如何使用VHDL设计复杂的时序电路，如数字钟。 10. **PLD器件设计流程**：详细阐述从系统设计到实现的完整流程，包括功能划分、结构设计、仿真验证和最终测试。 **传统设计方法 vs EDA设计方法**：课程对比了传统的自底向上设计方法，如基于中小规模集成电路的74系列等，与基于EDA的自顶向下设计方法。后者利用VHDL和PLD，具有更高的设计效率、质量、成本效益，以及更好的可重用性和灵活性。同时，自顶向下的设计便于系统功能的调整和仿真测试，且模块设计易于移植和共享。 通过这门课程，学习者不仅能掌握VHDL语言，还能理解和应用EDA技术来优化数字电路设计过程。