Intel Cyclone10 GX收发器PHY全面指南：17.1.1 更新详解

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2.2. 收发器设计流程

图 8. 收发器设计流程

Generate PHY IP Core

Connect Transceiver Datapath to MAC IP Core or to a Data Generator / Analyzer

Select PLL IP Core

Generate the Transceiver PHY Reset Controller

or create your own User-Coded Reset Controller

Compile Design

Verify Design Functionality

Generate PLL IP Core

Configure the PHY IP Core

Select PHY IP Core

Configure the PLL IP Core

Connect PHY IP Core to PLL IP Core, Reset Controller, and

connect reconfiguration logic via Avalon-MM interface

Create reconfiguration logic

(if needed)

Make analog parameter settings to I/O pins using the Assignment Editor or updating the Quartus Prime Settings File

2.2.1. 选择和实例化 PHY IP Core

选择相应的 PHY IP core 以实现您的协议。

请参考 Cyclone 10 GX Transceiver Protocols and PHY IP Support 部分来决定要选择哪一个

PHY IP 来实现您的协议。

您可以先创建自己的 Quartus Prime 工程，然后例化设计所需的各个 IP。在这种情况下，需指定

用于保存 IP HDL 文件的位置。当前的 PHY IP 版本未提供用于设置速度等级的选项。在创建

Quartus Prime 工程时，需指定器件系列和速度等级。

您也可以直接例化 PHY IP 以评估各项特性。

在

Cyclone 10 GX

收发器中实现协议

683054 | 2017.12.28

Intel

Cyclone

10 GX 收发器 PHY 用户指南

发送反馈

2.2.2. PHY IP Core 的配置

通过选择设计的有效参数来配置 PHY IP core。对于每种协议，有效参数的设置各不相同。请参考

相应的协议部分来选择每种协议的有效参数。

2.2.3. 生成 PHY IP Core

配置 PHY IP 之后，按照下面步骤生成 PHY IP。

点击 Parameter Editor 窗口中的 Generate HDL 按钮。Generation 对话框打开。

在 Synthesis 选项中，在 Create HDL design for synthesis 下选择 Verilog 或者

VHDL。

根据您在 Synthesis 选项下所选择的硬件描述语言，选择相应的 Simulation 选项。

如果想从所选的输出目录中清除之前的 IP 生成文件，那么在 Output Directory 中选择

Clear output directories for selected generation targets。

点击 Generate。

Quartus Prime 软件输出一个<phy ip instance name> 文件夹，<phy ip instance

name>_sim 文件夹，<phy ip instance name>.qip 文件，<phy ip instance name>.qsys

文件和<phy ip instance name>.v 文件或者<phy ip instance name>.vhd 文件。此<phy ip

instance name>.v 文件是 PHY IP 的顶级设计文件，位于<phy ip instance name>/synth 文

件夹中。其他文件夹包含用于仿真和编译的较低级别的设计文件。

相关链接

IP Core 文件位置 (第 60 页)

提供关于 IP core 文件结构的详细信息

2.2.4. PLL IP Core 的选择

Cyclone 10 GX 器件有三种类型的 PLL IP core：

•

Advanced Transmit (ATX) PLL IP core

•

Fractional PLL (fPLL) IP core

•

Channel PLL / Clock Multiplier Unit (CMU) PLL IP core

对您的设计选择相应的 PLL IP。关于其他信息，请参考 PLLs and Clock Networks 章节。

例化 PHY IP：

打开 Quartus Prime 软件。

点击 Tools > IP Catalog。

在 IP Catalog 窗口顶部选择 Cyclone 10 GX 器件系列

在 IP Catalog 中，在 Library > Basic Functions > Clocks, PLLs, and Resets >

PLL 下选择要包含在您设计中的 PLL IP ( Cyclone 10 GX fPLL, Cyclone 10 GX

Transceiver ATX PLL 或者 Cyclone 10 GX Transceiver CMU PLL)，然后点击

Add。

在

Cyclone 10 GX

收发器中实现协议

683054 | 2017.12.28

Intel

Cyclone

10 GX 收发器 PHY 用户指南

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2.2.6. PLL IP Core 的生成

配置 PLL IP core 之后，按照下面步骤生成 PLL IP core。

点击 Parameter Editor 窗口中的 Generate HDL 按钮。Generation 对话框打开。

在 Synthesis 选项中，在 Create HDL design for synthesis 下选择 Verilog 或者

VHDL。

根据您在 Synthesis 选项下所选择的硬件描述语言，选择相应的 Simulation 选项。

如果想从所选的输出目录中清除之前的 IP 生成文件，那么在 Output Directory 中选择

Clear output directories for selected generation targets。

5. Click Generate.

Quartus

Prime 软件生成一个<pll ip core instance name> 文件夹，<pll ip core instance

name>_sim 文件夹，<pll ip core instance name>.qip 文件，<pll ip core instance

name>.qsys 文件和<pll ip core instance name>.v 文件或者<pll ip core instance

name>.vhd 文件。此<pll ip core instance name>.v 文件是 PLL IP core 的顶级设计文件，

位于<pll ip core instance name>/synth 文件夹中。其他文件夹包含用于仿真和编译的较低级别

的设计文件。

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