基于FPGA的电子密码锁设计与7段数码管时间显示

本次设计题目是西南科技大学微机原理课程中关于汇编实现的电子密码锁，由学生钱笠在通信0901班，学号20096165，在龙惠民老师的指导下完成。项目旨在设计一个多功能时钟，具备计时、显示当前时间、校对时间和设置闹钟的功能。该设计基于FPGA平台，利用Quartus环境进行开发，并采用七段数码管进行时间显示。 设计的关键技术点包括： 1. 时间控制模块：时钟信号的处理是核心，时钟信号每振荡一次，秒、分、小时分别按照规则递增。秒针每秒跳动一次，分钟针每分钟跳动一次，小时针每小时跳动一次。为了精确控制，需要对系统时钟（50MHz）进行分频，以便获得稳定的1Hz信号。 2. 显示模块：采用了二进制编码方式，如3位二进制表示十位分钟，4位BCD码表示个位分钟和秒钟；2位二进制表示十位小时，4位BCD码表示个位小时。考虑到七段数码管的扫描特性，需要高频率信号驱动但实际只需要1Hz的显示更新。 3. 分频模块：设计了一个分频模块，如所示的`div_50`模块，它通过计数器和触发器机制，根据给定的参数N（999999）将50MHz的系统时钟分频到1Hz。当计数值达到N时，计数器清零并反转输出信号，实现了分频效果。 4. 测频控制器：为了实现自动测频功能，设计了`testctl`模块，接收1Hz的时钟信号(clkk)，控制计数器的开启和重置，并能够加载新的频率测量值。 5. 闹钟功能：用户可以手动设置闹钟，当预设的时间与计数器的计数时间相匹配时，会触发闹铃，这涉及到定时器和比较逻辑。 这个设计不仅锻炼了学生的汇编语言编程技能，还深入理解了数字电路设计和时序逻辑控制原理，是微机原理课程中实践性强且具有实际应用价值的项目。通过这样的课程设计，学生能够掌握如何在硬件层面实现时间管理及控制功能，为后续的数字逻辑设计和嵌入式系统开发打下坚实的基础。