Altera时序详解：快速入门与实践

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本文档是关于Altera FPGA时序分析的基础教程，旨在帮助读者快速理解并掌握FPGA设计中的关键概念和实践技巧。主要内容涵盖以下几个部分： 1. **时序分析基础概念**：首先介绍了同步逻辑的时延模型，包括时钟抖动与偏斜、建立时间（Setup Time）、保持时间（Hold Time）、恢复时间（Recovery Time）和移除时间（Removal Time），以及LaunchEdge和LatchEdge的概念。此外，还讨论了数据和时钟之间的时序关系。 2. **时序分析基本公式**：详细解释了如何通过公式来检查不同类型的时序参数，如建立时间、保持时间和恢复时间的设定限制，以及多周期路径（Multicycle Paths）的考虑。 3. **Altera器件时序模型**：介绍了Altera FPGA特有的时序模型，包括基本单元和时序路径，以及如何理解和优化关键路径以提高设计性能。 4. **时序约束的方法**：这部分着重于FPGA时序约束的几种策略，如使用Timequest时序分析工具。Timequest是一个强大的工具，它包括创建时钟、生成时钟、PLL时钟处理、自动时钟检测、默认约束设置、时钟延迟分析、不确定性处理以及去除常见时序悲观估计等步骤。 5. **Timequest应用**：深入讲解了如何在Timequest中进行时序分析，包括约束流程、图形用户界面的理解，以及如何解读时序波形图和计算时序余量，特别是针对Setup Time和Multicycle Paths的实例。 6. **具体的时序约束设置**：详细说明了针对输入输出（I/O）的不同接口类型（组合逻辑I/O和同步逻辑I/O）进行时序约束的方法，包括创建I/O引脚、设置合适的时钟配置等。通过阅读这篇教程，学习者将能够理解FPGA设计中的时序至关重要，并掌握如何有效地使用Timequest进行时序分析和优化，从而确保设计满足Altera器件的时序要求，避免潜在的设计问题。对于想要进入FPGA领域或提升现有技能的工程师来说，这是一份非常实用的参考资料。

（2）输入引脚 -寄存器（ Pin-to-Register）路径检查

Recovery Slack Time = Data Required Time – Data Arrival Time

Data Arrival Time = Launch Edge + Maximum Input Delay + Port to Register

Delay

Data Required Time = Clock Arrival Time –　μtSU

Clock Arrival Time = Latch Edge + Clock Network Delay to Destination

report_timing -from [get_ports async_rst] -to [get_registers reg2] -recovery

-npaths 1 -panel_name "Report Timing"

1.2.4 移除时间（ Removal Time ）检查

遵循的原则是异步控制信号变化的时刻不能介于寄存器的 latch edge和相应

的保持时间之间，否则会导致寄存器的保持时间违规，数据输出进入亚稳态。即

从前级寄存器的 launch edge开始计时，经过一系列的时序路径，前级寄存器数据

输出到达后级寄存器异步控制 Pin的速度不能太快，时间不能太短，否则会破坏

后级寄存器在上一个 latch edge的数据保持时间。该检查主要应用于异步控制信号

由有效电平向无效电平转换的时刻，在该时刻破坏数据保持时间会导致亚稳态；

1.2.5 多周期路径（ Multicycle Paths ）检查

在上述的建立、保持时间检查中，都假设数据从 launch edge开始发送，在latch

edge被捕获； launch edge和latch edge是相邻最近的一对时钟沿。在多周期路径检

查中，仍然采用 launch edge和latch edge的概念；但是 launch edge和latch edge不再

是相邻的一对时钟沿，而是间隔一定时钟周期的一对时钟沿，间隔的时钟周期个

数由用户指定。

在同步逻辑设计中，通常都是按照单周期关系考虑数据路径的。但是往往存

在这样的情况：一些数据不需要在下一个时钟周期就稳定下来，可能在数据发送

后几个时钟周期之后才起作用；一些数据经过的路径太复杂，延时太大，不可能

在下一个时钟周期稳定下来，必须要在数据发送后数个时钟周期之后才能被采

用。针对这两种情况，设计者的设计意图都是：数据的有效期在以 launch edge为

起始到数个时钟周期之后的 latch edge。这一设计意图不能够被时序分析工具猜度

出来，必须由设计者在时序约束中指定；否则，时序约束工具会按照单周期路径

检查的方式执行，往往会误报出时序违规。

不设置多周期路径约束的后果有两种：一是按照单周期路径检查的结果，虚

报时序违规；二是导致布局布线工具按照单周期路径的方式执行，虽然满足了时

序规范，但是过分优化了本应该多个周期完成的操作，造成过约束。过约束会侵

占本应该让位于其他逻辑的布局布线资源，有可能造成其他关键路径的时序违规

或时序余量变小。

在多周期路径的建立时间（ Setup Time）检查中， Timequest会按照用户指定

的周期数延长 Data Required Time，放松对相应数据路径的时序约束，从而得到

正确的时序余量计算结果；在保持时间（ Hold Time ）检查中， Timequest也会相

应地延长 Data Required Time，不再按照单周期路径的分析方式执行（不再采用

launch edge最近的时钟沿，而是采用 latch edge最近的时钟沿），这就需要用户指

定保持时间对应的多周期个数。

Timequest缺省的 Hold Time 检查公式是需要用户修改的 ——针对 Setup Time

多周期路径的设置也会影响到 Hold Time的检查。究其原因，多周期路径是为了

解决信号传播太慢的问题，慢到一个周期都不够，所以要把 Setup Time的检查往

后推几个周期 —— 扩大Setup Time检查的时间窗口。而Hold Time检查信号是否传

播得太快，如果把检查时刻往后推，就缩小了 Hold Time检查的时间窗口。

“信号跳变抵达窗口 ”：对latch寄存器来说，从 previous时钟对应的 Hold Time

开始，到 current时钟对应的 Setup Time结束。

“信号电平采样窗口 ”：对latch寄存器来说，从 current时钟对应的 Setup Time

开始，到 current时钟对应的 Hold Time结束。

launch寄存器必须保证驱动的信号跳变到达 latch寄存器的时刻恰好处于

“信号跳变抵达窗口 ”内，才能保证不破坏 latch寄存器的 “信号电平采样窗口 ”。

时序检查的目的就是确认信号跳变发生在 “信号跳变抵达窗口 ”内，而不会发

生在 “信号电平采样窗口 ”内。

多周期路径的设置是通过延后 Setup Time检查的时刻，扩大了 “信号跳变抵达

窗口 ”，放松了时序约束。通过窗口的概念，也很容易理解延后 Hold Time，就会

缩小 “信号跳变抵达窗口 ”。

1.3 Altera 器件时序模型

1.4 基本单元与 paths

以下内容译自 Quartus II Version 10.0 Handbook， Volume 3：Verification 的

SectionII 7.3:Timing Analysis Overview 部分。

Timequest需要读入布局布线后的网表才能进行时序分析。读入的网表是由

以下一系列的基本单元构成的：

(1) Cells：Altera器件中的基本结构单元 (例如，查找表、寄存器、 IO单元、

PLL、存储器块等 )。LE可以看作是 Cell。

(2) Pins：Cell的输入输出端口。可以认为是 LE的输入输出端口。注意：这里

的Pins不包括器件的输入输出引脚，代之以输入引脚对应 LE的输出端口和输出引

脚对应 LE的输入端口。

(3) Nets：同一个 Cell中，从输入 pin到输出 pin经过的逻辑。注意，网表中连

接两个相邻 Cell的连线不被看作 Net，而被看作同一个点，等价于 Cell的pin。虽然

连接两个相邻 Cell的连线不被看作 Net，但这个连线还是有其物理意义的，即等

价于 Altera器件中的一段布线逻辑，会引入一定的延迟。

(4) Ports：顶层逻辑的输入输出端口。对应已经分配的器件引脚。

(5) Clocks：约束文件中指定的时钟类型的 pin。不仅指时钟输入引脚。

(6) Keepers：泛指 Port和寄存器类型的 Cell。

(7) Nodes：基本时序网表单元，例如端口、引脚、寄存器和 keepers。

Nodes & Keepers是Timequest特有的扩展。

下面这幅图给出了一个时序网表的示例，展示了基本单元中的一部分。

接下来我们便可以描述 Timequest进行时序分析的对象： paths。Edge paths：

the connections from ports-to-pins, from pins-to-pins, and from pins-to-ports。注意，

这里的 pins-to-pins连接关系既包括 Cell内部的连接（ Net），也包括相邻 Cell外部

的pins-to-pins连接。

Path通常分为三类：

(1) Clock paths：从Clock Port或内部生成的 clock pin到寄存器 Cell的时钟输入

Pin。

(2) Data paths：从输入 Port到寄存器 Cell的数据输入 pin，或从寄存器 Cell的数

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