FPGA基础开发单元CLB资源详解

FPGA基础开发单元CLB资源介绍 FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种基于可编程逻辑门阵列的集成电路， CLB（Configurable Logic Block，可配置逻辑块）是FPGA的主要资源之一，主要用于实现时序和组合逻辑电路。CLB是FPGA的核心组件，通过配置CLB，可以实现各种逻辑函数和电路。 CLB概览 CLB是一个可配置的逻辑块，通过一个开关矩阵连接到通用路由矩阵上。一个CLB包含一对slice，有组织的排成纵队，注意：2个SLICE间没有互连。slice是CLB的基本组成单元，每个slice包含四个逻辑函数生成器（LUT），八个存储单元，提供逻辑和ROM功能。 slice种类 slice有三种类型：slicex，sliceL，sliceM。slicel包含一个算术进位结构可向上串联slice纵队和复用器；sliceM增加了把LUT作为一个64-bit的分布式RAM使用和一个可变长度的SRL使用（最大32bit）。每列CLB包含2列slice，一列slicex，一列是SLICEL和slicem之间选择。约50%是SLICEX，SLICEL和SLICEM各占约25%。 CLB/SLICE配置 CLB中的逻辑资源可以配置为不同的模式，每一个clb或者slice可配置为表中的一个。SPARTAN-6FPGA逻辑资源中，CLB资源见表3，每个CLB包含两个slice，每个slice包含四个逻辑函数生成器（LUT），每个LUT有六个独立输入端和两个独立输出端。 LUT逻辑函数生成器 LUT（Look-Up Table，查找表）是一种可以实现任意布尔函数的逻辑函数生成器。每个LUT有六个独立输入端A1-A6，两个独立输出端O5与O6。每个6输入LUT可用于定义任意6输入布尔函数，也可用于定义2个5输入布尔函数（共享输入端）。当使用6输入时只有o6被用。每个5输入函数生成器被用时o5，o6都被用，此时A6被软件拉高，传输时延与实现的函数无关。 LUT输出 LUT输出去向：信号从函数生成器可出slice（通过A,B,C,D输出O6，通过AMUX,BMUX,CMUX,DMUX输出O5）。O6输入到XOR,进位逻辑的选择器的选择线，流入存储单元的D输入或者到F7AMUX,F7BMUX;O5输入到进位逻辑链。 多路复用器 slicel和slicem有三个多路复用器：F7AMUX,F7BMUX用于生成7输入函数。F8MUX联合四个LUT用于生成8输入函数。多于8输入的用slice进行级联，在FPGA设计中，CLB资源的配置和使用是非常重要的，合理地使用CLB资源可以提高FPGA的性能和效率。 CLB资源是FPGA设计的核心组件，合理地使用CLB资源是FPGA设计的关键。通过了解CLB资源的结构和配置，可以更好地设计和实现FPGA电路。