FPGA矩阵运算框架：高效并行算法与结构优化

本篇论文主要探讨了基于FPGA（现场可编程门阵列）的高性能计算在大数据矩阵运算中的应用，针对矩阵向量乘（MV）和矩阵乘（MM）这类基本操作，提出了一个自动生成代码的框架。该框架虽然初期较为基础，仅支持简单的并行结构，但它验证了设计方法的有效性，并为后续复杂编译和自动综合技术的发展提供了方向。 论文重点研究了FPGA在矩阵运算中的硬件实现，特别是针对单精度浮点运算部件的设计，这些部件包括了三级流水线的乘法器和八级流水线的加法器，符合IEEE-754标准。作者选择了Xilinx Virtex-5 XC5VLX330-1FF1760作为目标器件，对其运算部件以及单个PE（处理元素）的综合结果进行了详细的展示，包括LUTs（Look-Up Tables）、Slices、DSP48Es的数量以及最大频率等指标。 在性能评估部分，作者关注了随着PE数量增加，矩阵向量乘的性能表现。通过对比不同PE数量下的最大运行频率，发现并行结构具有良好的可扩展性，资源消耗接近饱和时才显著影响频率。当数据规模增大（如b=2048），对BRAM资源的需求也相应增加，但与通用处理器（如Pentium 4 CPU）相比，FPGA并行结构的性能较低，主要原因在于硬件系统存储带宽远逊于通用处理器。 论文的创新之处在于： 1. 提出了一种面向基本矩阵运算的FPGA设计方法，以及一种高效的数据分块矩阵乘并行结构。通过时空映射和模型构建，设计了一个能够自动生成并行结构的框架。通过一系列优化，如循环分块，设计出了能在不同数据规模下运行且具有高存储效率的矩阵乘并行算法，显著降低了存储需求。 2. 对FPGA实现的列选主元LU分解算法进行了细粒度流水线并行化，提出了相应的线性阵列实现。这种并行算法充分利用了流水线并行性和数据重用，适用于多种线性方程组求解问题。 3. 针对稠密矩阵分解，尤其是不选主元LU分解，提出了一种分块策略和FPGA实现方法，实现了串行LU分解的优化。这种策略不仅减少了资源占用，还为硬件并行结构的设计提供了新的思路。 论文还提供了全硬件实现的稠密线性方程组求解的并行结构，通过分析性能模型，证明了其在性能上的优势。本文的研究不仅提升了FPGA在大规模矩阵运算中的性能，也为矩阵运算的硬件编程、并行算法设计和硬件结构优化提供了新的技术和方法。