Verilog实现的单周期CPU设计详解

"CPU设计文档2" 这篇文档详细介绍了单周期CPU的设计，涵盖了从IFU（指令 fetch unit）到EXT（立即数扩展器）等多个关键模块，并提供了相关的端口定义和功能描述。此外，还给出了两个测试程序及其在MARS（Mars MIPS Assembler and Simulator）环境下的执行结果。 1. IFU（指令 fetch unit） IFU是CPU的组成部分，负责从内存中获取指令。其端口包括ifJI1（判断当前指令是否为J型指令），ifBcomI1（判断指令是否满足跳转条件）以及resetI1（异步复位信号）。这些端口确保了指令的正确提取和流程控制。 2. GRF（通用寄存器组） GRF用于存储和处理数据，可以容纳32位数据。它的端口定义未在摘要中给出，但通常包括读写端口以及可能的选通信号，以供ALU和其他组件访问。 3. ALU（算术逻辑单元） ALU执行基本的算术和逻辑运算，支持32位的加、减、与、或操作。端口定义和功能未详述，但一般包括输入数据端口、操作控制信号以及输出端口。 4. DM（数据存储器） DM用于存储和检索数据，其端口定义和功能定义同样未给出，但通常包括读写地址输入、数据输入/输出端口以及读写控制信号。 5. EXT EXT将16位立即数扩展为32位，以便与CPU的其他32位部件兼容。端口定义未列出，但可能包括输入的16位立即数和输出的32位扩展结果。 6. Controller 控制器是CPU的大脑，根据指令的opcode（操作码）和func字段来决定整个系统的控制流。它生成各种选择器和使能信号，控制各组件的操作。控制器的端口定义和真值表提供了指令解析和控制信号生成的详细信息。 7. 测试程序 文档中给出了两个测试程序test1和test2，它们用于验证CPU的功能。test1涉及循环、加载、存储、分支和跳转指令；test2包含函数调用和递归。MARS模拟器的输出结果展示了程序执行时的数据变化和寄存器状态，证明了CPU设计的正确性。 这个CPU设计文档详细阐述了单周期CPU的各个组成部分，提供了模块化设计的思路，并通过实际测试验证了设计的有效性。对于理解和实现类似的CPU系统非常有帮助。