25x18位快速数字乘法器：改进Booth算法与Wallace树设计优化

本文主要探讨了一种创新的数字乘法器设计，目标是实现25×18位带符号的快速运算。该设计的核心在于结合了改进的基4 Booth算法和Wallace树结构，以提升乘法器的性能和效率。 基4 Booth算法是一种广泛应用于乘法器设计的算法，通过3位编码的方式生成部分积。传统方法可能会导致阵列规则性较差，占用较多芯片面积。然而，本文提出的改进方法通过优化最低位产生电路，实现了部分积的规则布局，从而提高了阵列的效率，减少了硬件资源的需求。 为了进一步压缩部分积，设计者使用了传输门构建基本压缩器，并在此基础上进行了优化，形成了高阶压缩器。这种结构使得9组部分积被压缩为仅2组，显著降低了电路的复杂度，只需要3级压缩，从而极大地减少了关键路径的延迟时间。具体来说，关键路径延迟时间降低到了只有8个异或门的延迟，这在减少延迟的同时，也提升了整体的运算速度。 该乘法器采用了GF 28纳米CMOS工艺进行全定制设计，具有较小的版图面积，仅为0.0112平方毫米。在标准的1.0伏特电源、25摄氏度的环境中，系统可以支持高达1.0吉赫兹的工作频率。此外，系统在功耗和频率之间的关系表现出良好的性能，即每兆赫兹的功耗为3.52毫瓦，显示出高效的能效比。 在关键路径延时方面，设计达到了636皮秒，这是一个相当低的值，表明了电路的高速性能。组合逻辑路径旁路寄存器的绝对延时为1.67纳秒，这也是优化设计的结果，有利于减少总延迟并提高整个乘法器的实时响应能力。 这种基于改进基4 Booth算法和Wallace树结构的乘法器设计，不仅提高了运算速度，优化了电路结构，还兼顾了低功耗和小面积，对于数字信号处理器（DSP）的设计有着重要的实际意义。它为高性能、低功耗的数字电路设计提供了一个有效的解决方案。