TMS320C6748DSP：解决USB时钟与外设配置问题详解

在TMS320C6748 DSP技术参考手册中，章节6.3详细探讨了外设时钟管理，特别是针对USB接口的时钟设计。USB时钟对于USB2.0和USB1.1子系统的正常运行至关重要，它们各自需要特定的时钟输入。 USB2.0子系统内部的PLL（Phase-Locked Loop）需要一个参考时钟，这个时钟可以从USB_REFCLKIN管脚获取，也可以是系统PLL的AUXCLK时钟。通过编程系统配置模块的CFGCHIP2寄存器中的USB0PHYCLKMUX位，可以决定哪个时钟源作为USB2.0子系统的参考时钟。如果需要支持特殊的音频速率，USB_REFCLKIN时钟源应被选中，而USB2.0子系统的外设总线时钟则源自PLL0_SYSCLK2。 对于USB1.1子系统，它需要48MHz (CLK48) 和12MHz (CLK12) 时钟，其中12MHz时钟是由48MHz时钟分频得到的。48MHz时钟可以通过USB_REFCLKIN或USB2.0 PHY提供的时钟输入。通过配置CFGCHIP2中的USB1PHYCLKMUX位，可以选择CLK48时钟源。USB1.1子系统的外设总线时钟来自PLL0_SYSCLK4。 值得注意的是，当USB1.1子系统使用且48MHz时钟输入来自USB2.0 PHY时，必须确保USB2.0始终能产生48MHz时钟。这通过控制CFGCHIP2的USB0PHY_PLLON位实现，当该位设为1时，USB2.0 PHY在USB暂停期间不会停止48MHz时钟；反之，当位清零时，USB2.0 PHY会允许在暂停时停止48MHz时钟。 整个章节还强调了版权信息和免责声明，提到了广州创龙电子科技有限公司的联系方式，包括销售邮箱、创龙总机和技术支持邮箱，以及公司的官方网站和技术论坛。此外，手册是由多个文档翻译和整合而成，特别感谢了德州仪器公司和哈尔滨工程大学刘凇佐老师的贡献，并声明由于时间和作者水平限制，可能存在错误和遗漏，欢迎读者提出建议。广州创龙电子科技有限公司负责提供嵌入式开发解决方案和TMS320C6748 DSP相关技术支持。