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4bit模9加法器：VHDL设计与验证

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0 下载量 82 浏览量更新于2024-06-27 收藏 1.26MB DOCX 举报

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66页

本篇文档是一份关于数字逻辑电路课程设计的实验报告，主题是"4bit模9加法器"，由电子科技大学的学生完成。该设计旨在实现一个4位无符号数的模9加法器，其工作原理是接收两个4bit的二进制输入（x1和x2），通过模9操作得到它们的和。设计过程遵循了以下步骤： 1. 功能性和算法要求：设计目标明确，不仅要求能正确进行加法运算并取模，而且允许使用任意算法，如全加器、半加器和基本门结构。此外，还涉及到编写TestBench文件进行模型验证，并生成bit文件进行实际硬件测试。 2. 设计思路：首先，将整个问题分解为两步，先对输入的5bit数（包括进位）进行模9操作，然后对得到的4bit结果再次进行加法。通过卡诺图分析，确定了每个位的逻辑表达式，如w、x、y、z的计算方式。 3. 全加器和半加器：全加器是核心组件，负责两个1bit数a、b的加法和进位处理。它由半加器和额外的逻辑门构成，半加器则是基础单元，通过异或门和与门实现加法和进位输出。全加器的真值表提供了计算依据。 4. 数码管显示：为了将模9后的结果可视化，设计者需要将4bit数与数码管的7个段对应起来，形成逻辑表达式，以便驱动数码管显示正确的数值。在整个设计过程中，学生需要掌握VHDL语言的编程技能，不仅编写逻辑描述，还要通过Modelsim进行仿真验证，确保逻辑正确无误。最后，通过上板实验，利用拨码开关输入数据，LED灯进行结果显示，进一步验证设计的实用性。这份实验报告不仅涵盖了理论知识，还强调了实践环节，对于理解数字逻辑设计、全加器和半加器的工作原理以及VHDL编程在实际电路设计中的应用具有很高的价值。

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o => s2

);

Inst_or2i_s: or2i PORT MAP(

i1 => s1,

i2 => s2,

o => s

);

--c--

Inst_and2i_c: and2i PORT MAP(

i1 => a,

i2 => b,

o => c

);

end Behavioral;

5、数码管显示：

entity dis is

Port ( a : in STD_LOGIC;

b : in STD_LOGIC;

c : in STD_LOGIC;

d : in STD_LOGIC;

disa : out STD_LOGIC;

disb : out STD_LOGIC;

disc : out STD_LOGIC;

disd : out STD_LOGIC;

dise : out STD_LOGIC;

disf : out STD_LOGIC;

disg : out STD_LOGIC);

end dis;

architecture Behavioral of dis is

signal nota,notb,notc,notd,disaa,disbb,discc,disdd,disee,disff,disgg: std_logic;

begin

--not--

nota<=not a;

notb<=not b;

notc<=not c;

notd<=not d;

--dis--

disaa<=b or d or (notc and nota) or (c and a);

disbb<=notc or d or (notb and nota) or (b and a);

discc<=a or notb or c or d;

disdd<=(b and nota) or (notc and nota) or (notc and b) or (c and notb and a);

disee<=d or (b and nota) or (notc and nota);

disff<=d or (notb and nota) or (c and nota) or (c and notb);

disgg<=d or(b and nota)or (notc and b)or (c and nota) or (c and notb);

--not--

disa<=not disaa;

disb<=not disbb;

disc<=not discc;

disd<=not disdd;

dise<=not disee;

disf<=not disff;

disg<=not disgg;

end Behavioral;

五、仿真与硬件调试

1、仿真：

（1）顶层仿真

1.仿真文件：

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

ENTITY test2 IS

END test2;

ARCHITECTURE behavior OF test2 IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT main

PORT(

a1 : IN std_logic;

a2 : IN std_logic;

a3 : IN std_logic;

a4 : IN std_logic;

b1 : IN std_logic;

b2 : IN std_logic;

b3 : IN std_logic;

b4 : IN std_logic;

ans1 : OUT std_logic;

ans2 : OUT std_logic;

ans3 : OUT std_logic;

ans4 : OUT std_logic;

disA : OUT std_logic;

disB : OUT std_logic;

disC : OUT std_logic;

disD : OUT std_logic;

disE : OUT std_logic;

disF : OUT std_logic;

disG : OUT std_logic

);

END COMPONENT;

--Inputs

signal a1 : std_logic := '0';

signal a2 : std_logic := '0';

signal a3 : std_logic := '0';

signal a4 : std_logic := '0';

signal b1 : std_logic := '0';

signal b2 : std_logic := '0';

signal b3 : std_logic := '0';

signal b4 : std_logic := '0';

--Outputs

signal ans1 : std_logic;

signal ans2 : std_logic;

signal ans3 : std_logic;

signal ans4 : std_logic;

signal disA : std_logic;

signal disB : std_logic;

signal disC : std_logic;

signal disD : std_logic;

signal disE : std_logic;

signal disF : std_logic;

signal disG : std_logic;

-- No clocks detected in port list. Replace <clock> below with

-- appropriate port name

BEGIN

-- Instantiate the Unit Under Test (UUT)

uut: main PORT MAP (

a1 => a1,

a2 => a2,

a3 => a3,

a4 => a4,

b1 => b1,

b2 => b2,

b3 => b3,

b4 => b4,

ans1 => ans1,

ans2 => ans2,

ans3 => ans3,

ans4 => ans4,

disA => disA,

disB => disB,

disC => disC,

disD => disD,

disE => disE,

disF => disF,

disG => disG

);

-- Stimulus process

stim_proc: process

begin