Lab3: 王轩-集成CPU与Cache的实验指导与快速排序性能测试

Lab3-王轩-cache实验指导1是针对计算机系统中Cache技术的第二阶段实践教学文档。Cache是提高处理器性能的关键组成部分，通过两个阶段的学习，学生将深入理解并实现Cache的工作原理以及其实现过程。 第一阶段是Cache的实现和独立测试。在这个阶段，学生需要编写自己的Cache模块，确保其功能正确性。编写指导文档《Lab3-王轩-cache编写指导.docx》提供了详细的指导，包括设计Cache的基本原理、地址映射策略、替换算法等，以及如何通过模拟或硬件实现来验证其性能。 第二阶段则是Cache与CPU的集成测试，这个阶段更加注重实际应用效果。提供的Vivado工程包含了一个完整的CPU模型，其中CPU流水线已经预设了cachemiss时的流水线停滞，以模拟真实情况下的性能影响。实验提供两个benchmark（快速排序和伪·矩阵乘法）来评估Cache在不同工作负载下的性能。学生需要： 1. 建立Vivado工程，将CPUSrcCode和CacheSrcCode中的.v和.sv源代码文件添加到工程中，以构成CPU和Cache的完整结构。 2. 将WBSegReg.v设为顶层文件，因为这个模块是Cache的核心部分，仅对它进行综合可以获取Cache所需的硬件资源信息。 3. cpu_tb.v作为仿真顶层文件，包含了整个CPU和Cache的体系结构，用于进行行为级仿真。 4. 为了进行快速排序的测试，学生需要生成相应的指令和数据。首先在指定目录中使用汇编工具将QuickSort.S文件转换为InstructionRam.sv，存储排序所需的指令。接着，生成256个随机数的mem.sv文件，模拟输入数据。 通过这些步骤，学生不仅能够验证Cache设计的正确性，还能学习到如何在实际系统中评估Cache对程序性能的影响。完成这些实验后，学生应能够撰写详细的实验报告，总结实验结果和发现，以及对Cache性能优化策略的见解。这个实验着重于理论与实践的结合，提升学生的系统级思考和问题解决能力。