Lab3-Cache实验：256→512规模排序与快速排序性能测试

Lab3-王轩-cache实验指导1着重于第二阶段的实践，即Cache与CPU的集成测试。在这个阶段，实验的核心任务是将第一阶段实现的Cache替换到Lab1提供的CPU架构中，同时对数据通路进行相应的修改，以统计Cache Miss事件并记录流水线的停滞。实验目标不仅是验证Cache设计的正确性，也为了后续撰写实验报告做准备。 在这个过程中，参与者需要： 1. 建立Vivado工程：首先，将Lab1的源代码（CPUSrcCode目录下的.v和.sv文件）以及阶段一的Cache源代码（CacheSrcCode目录）添加到工程中。顶层文件cpu_tb.v应被设置为SimulationSource下的主文件，这个文件包含了完整的CPU和自定义的Cache模块。 2. CPU+Cache联合测试（使用快速排序为例）： - 生成指令：在提供的ASM-Benchmark/generate_inst目录下，通过调用python脚本asm2verilog.py，使用QuickSort.S汇编文件生成包含指令流的InstructionCache.v文件。确保正确路径和脚本存在，避免因找不到文件而引发错误。 - 生成数据：同样在generate_inst目录中，执行命令以生成与快速排序相关的数据，这些数据将被加载到指令RAM和数据RAM中，以便进行仿真。 3. 实验流程：完成指令和数据的准备后，可以在Vivado环境中对CPU和Cache的整体系统进行仿真，观察在快速排序等benchmark测试场景下，Cache性能的影响，如命中率、性能提升等。 在整个实验过程中，需要注意的是，由于涉及硬件模拟和软件编译，可能会遇到各种调试挑战，比如指令和数据的正确加载、Cache结构的有效利用、性能指标的准确测量等。通过这个阶段，参与者将深入理解Cache在实际系统中的工作原理及其对性能的关键作用。