Σ-Δ DAC调制器：四比特设计、噪声优化与FPGA验证

本文主要探讨了一种应用于数字陀螺中的Σ-Δ型数字调制器的设计与验证。该调制器采用了单环级联分布式前馈结构(CIFF)，实现了三阶四比特的量化，以提升信号处理的精度和稳定性。设计的关键在于噪声传递函数的零点优化，通过局部反馈技术减少量化噪声，同时采用CSD编码优化了系统系数，以提高系统性能。 在设计过程中，为解决多位量化带来的失配问题，引入了数据加权平均(DWA)算法。DWA算法通过噪声整形的方式，有效地减小了失配误差引起的非线性效应，提高了调制器的线性度。然而，原始DWA在处理直流或低频周期信号时会出现杂波问题，为此，设计者对DWA算法进行了改进，通过增加单元DAC的方法，解决了这一问题，使得系统在不同信号条件下都能保持良好的性能。 系统建模仿真结果显示，当输入信号为50kHz、幅度为0.5的正弦波，采样频率为12.8MHz时，输出的SNDR达到了120.3dB，有效位数(ENOB)为19.7位，这些数值均满足了数字陀螺对高精度、高稳定性的要求。利用FPGA对改进型IDWA-DAC系统模型进行了验证，确认了其设计的正确性和有效性。 总结来说，本文的研究重点在于Σ-Δ DAC的数字调制器设计，不仅关注了噪声抑制和失配误差的处理，还通过技术创新改进了DWA算法，以适应不同的信号特性。这种调制器结构的采用，对于提升数字陀螺的动态范围和整体性能具有重要意义，为实际应用提供了有效的解决方案。