优化MRAM列译码器设计的方法

本文档主要探讨了存储器中列译码器的制作方法，特别是针对磁性随机存储器(MRAM)的非易失性存储器应用。列译码器在存储器系统中起着至关重要的作用，它将多路地址输入信号转换为多位位线输出，决定存储阵列中位线与内部存储单元位线的连接状态。对于MRAM，由于在写操作时需要较大的驱动电流来改变磁性隧道结(MTJ)的状态，因此字线通常会进行超压处理。而在读操作时，为了节省功耗并避免数据重写，字线电位相对较低。这就对MRAM存储器的列译码器设计提出了特殊要求。 在某些情况下，存储单元的位线（BL）和源极线（SL）在写和读操作中需要不同的电压，这需要使用传输门来传递不同电位的信号。为了降低成本并减小芯片面积，MRAM单元可以采用共享结构，即多个单元共享同一个SL。然而，现有的列译码器设计中，BL到外围输入输出线（IO）的传输路径由单个N沟道金属氧化物半导体（NMOS）管组成，这要求增强连接位线的NMOS管的高电位电压值。在写操作（"P"态）时，BL需要传递较高的电压，因此需要额外的电路提供高电压，这不利于芯片尺寸的缩小。 此外，当前的译码电路在共享结构中存在邻近单元的额外写操作问题，可能导致邻近单元的数据丢失，破坏数据完整性。再者，当行被选中但列未被选中时，存储单元可能受到正偏置温度不稳定性（Positive Bias Temperature Instabilities, PBTI）的影响，导致NMOS管的阈值电压上升，从而使数据存储变得不稳定，降低了存储的可靠性。特别是在高温环境下，尤其是频繁对同一行进行写操作时，这种影响更为严重。 美国专利申请号U.S.2016/0012894提出了一种译码器设计，该设计通过控制信号YR1~YR6、RST1和RST2来管理BL与A1、A2的连接以及DLR与A1或A2的连接，从而实现列选择和数据传输。其工作原理是先将RST1和RST2设置为高电位，使A1和A2接地，同时将DLR拉低，然后根据YR信号进行进一步的列选择操作。 设计有效的MRAM存储器列译码器需要解决高电压传输、共享结构中的数据保护以及防止PBTI效应影响等问题，以确保存储器的性能、功耗和可靠性。通过优化列译码器的电路结构和工作模式，可以提高MRAM的整体性能，降低制造成本，并增强其在非易失性存储应用中的竞争力。