64K存储器的地址译码
时间: 2024-01-29 17:57:10 浏览: 34
64K存储器的地址译码需要使用16位地址线,可以采用以下两种方式进行地址译码:
1. 行列式地址译码
将16位地址线分成两组,一组为高8位(A8-A15),一组为低8位(A0-A7)。高8位可以作为行地址,低8位可以作为列地址。通过行列式地址译码,可以将64K的存储器划分成256行、256列的存储单元,每个存储单元的大小为1字节。
例如,要访问地址为0x1234的存储单元,可以将地址线分成两组,高8位为0x12,低8位为0x34。将高8位作为行地址,低8位作为列地址,可以得到存储器中的第18行、第52列的存储单元。
2. 译码器地址译码
使用译码器进行地址译码,可以将16位地址线直接译码成存储器中的存储单元地址。常用的译码器有74138和74154等。以74138为例,它可以将3个输入线译码成8个输出线,可以通过级联的方式实现16位地址线的译码。
例如,要访问地址为0x1234的存储单元,可以将地址线直接连接到译码器的输入端,通过译码器的输出端可以得到存储器中的第4660个存储单元的地址。
相关问题
试采用6264(8K×8b)和全译码法为以8086为CPU的微机系统设计一个40K×8b的RAM。画出该存储器的接线原理图,并指出各片6264的地址范围。
由于6264芯片只有8K×8b的存储空间,因此需要采用4片6264芯片并联的方式来实现40K×8b的存储器。
为了实现全译码,需要使用74LS138译码器。由于8086 CPU的地址线有20根,因此需要使用3根地址线来控制译码器,使其译出8片6264芯片中的一片。
以下是接线原理图:
![6264 RAM接线图](https://i.imgur.com/xZoEz4p.png)
在这个接线原理图中,A0~A12是CPU的地址线,A13~A15是74LS138译码器的地址线,A16~A19是直接连接到4片6264芯片的地址线。OE是输出使能控制线,用于控制输出数据到CPU。CE是片选控制线,用于控制选中哪一片6264芯片。
每个6264芯片的地址范围是2^13 = 8192,因此4片6264芯片的地址范围是4 × 8192 = 32768。由于需要实现40K×8b的存储器,因此需要使用8片6264芯片,其中4片并联实现32K×8b,另外4片并联实现另外8K×8b。
现有Intel6264(8K×8)静态RAM存储器芯片若干,要求设计一个64K×8的存储 器系统,其地址总线为16位(Ao~A15),地址范围为0000~FFFFH
64K×8的存储器系统需要使用8片Intel6264(8K×8)静态RAM存储器芯片。为了实现地址总线为16位,需要使用高低字节选择信号。具体设计方法如下:
1. 使用3片74LS138译码器,将16位地址总线分为高8位和低8位。其中,低8位地址经过译码器直接连接到8片静态RAM的地址引脚A0~A7上。高8位地址通过译码器进行分配,其中2片译码器用于对高8位地址的前三位进行译码,另一片译码器用于对高8位地址的第四位进行译码。
2. 连接高低字节选择信号。使用1片74LS139译码器,将高低字节选择信号和低8位地址共同作为输入,对8片静态RAM进行片选控制。其中,高低字节选择信号作为74LS139译码器的使能端口,低8位地址作为74LS139译码器的地址输入端口。
3. 对于每片静态RAM,连接读写控制信号WE、OE和数据引脚D0~D7即可。
这样设计的存储器系统,可以实现对64K字节的数据进行存储和读取,地址范围为0000~FFFFH。
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