输入、元件适配、时序仿真和功能仿真、编程下载整个流程,它提供了一种与结构无关的设
计环境,是设计者能方便地进行设计输入、快速处理和器件编程。
在本次设计中,采用的硬件描述语言是 Verilog HDL。Verilog HDL 也是目前应用最为
广泛的硬件描述语言,并被 IEEE 采纳为 IEEE#1064-1995 标准。Verilog HDL 可以用来进行
各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析。 Verilog
HDL 适合算法级(Algorithm)、寄存器传输级( RTL)逻辑级(Logic)、门级( Gate)
和版图级(Layout)等各个层次的电路设计和描述。使设计者在进行电路设计时不必过多考
虑工艺实现的具体细节,
Verilog HDL 只需要根据系统设计的要求施加不同的约束条件,即可设计出实际电路。
利用计算机的强大功能,在 EDA 工具的支持下,把逻辑验证与具体工艺库相匹配,将布线
及延迟计算分成不同的阶段来实现,减少了设计者的繁重劳动。
1.1 课题的背景、目的
20 世纪末,数字电子技术得到飞速发展,有力地推动了社会生产力的发展和社会信息
化的提高。在其推动下,数字电子技术的应用已经渗透到人类生活的各个方面。从计算机到
手机,从数字电话到数字电视,从家用电器到军用设备,从工业自动化到航天技术,都尽可
能采用数字电子技术。
在此大的背景下,传统的只有计时功能的钟表已经远远不能马不能满足人们对生活和生
产的需求。各个领域和不同人群要求钟表不止有计时的功能,而是应该积聚了计时,闹钟,
秒表,报时等多功能的数字电子钟。
EDA 技术就是依靠功能强大的电子计算机,在 EDA 工具软件平台上,对以硬件描述语
言 HDL(Hardware Description Language)为系统逻辑描述手段完成的设计文件,自动地完
成逻辑化简、编译、综合、优化、仿真,直至下载到可编程逻辑器件 CPLD/FPGA 或专用集
成电路 ASIC(Application Specific Integrated Circuit)芯片中,实现既定的电子电路设计功能。
这给用语言 Verilog HDL 设计数字电子钟带来了极大的方便。
1.2 课题设计环境
本次课题设计方要用到的开发环境是 Altera 公司的 EDA 设计工具软件 MAX+plusII。
Altera 公司的工作与 EDA 厂家紧密结合,使 MAX+plusII 软件可以与其它工业标准的