单周期CPU数据通路设计与实现 - 古宜民PB17000002

"Lab3_PB17000002_古宜民1 - 单周期CPU设计" 本实验是关于单周期CPU的设计，由古宜民完成，项目编号PB17000002，日期为2020年5月22日。在这个设计中，主要关注了CPU的数据通路、状态设计以及控制逻辑。 **数据通路设计** 数据通路按照逻辑图进行构建，其中关键组件包括指令寄存器(IR)，程序计数器(PC)，ALU（算术逻辑单元），以及多个MUX（多路复用器）用于数据的选取与传输。IR的地址由pc[9:2]提供，确保了指令的正确读取。在运行状态下，PC的更新遵循特定时序：在时钟上升沿，PC的值更新为newpc，然后在下一个时钟上升沿执行对寄存器堆和数据内存的写入操作。 **控制逻辑** 控制逻辑主要通过控制器(Controller)实现，使用组合逻辑来解析指令，根据指令类型、寄存器选择、立即数或内存地址进行解码，从而改变数据线上的值。例如，WriteRegister MUX的选择取决于RegDst信号，如果RegDst为1，那么WriteRegister选择instruction[15:11]；否则，选择instruction[20:16]。alu_b的选择则取决于ALUSrc，若其为1，则使用立即数(imm)；否则，使用ReadData2。WriteData_alu的选择取决于MemtoReg，若为1，则来自ReadData_ram；否则，来自ALUResult。 **时序控制** 时序控制部分主要处理各种操作标志，如RegDst, Jump, Branch, MemRead, MemtoReg, MemWrite, ALUSrc, RegWrite 和 ALUOp。在run条件成立时，这些标志被初始化，并根据指令的种类进行更新。例如，当执行加法指令(6'b100000)时，RegDst设为1，RegWrite设为1；执行立即数加法指令(6'b001000)时，ALUSrc设为1，RegWrite设为1；加载指令(6'b100011)会设置ALUSrc, RegWrite, MemRead和MemtoReg为1，用于从内存读取数据到寄存器；而存储指令(如"sw")会涉及寄存器到内存的写操作。 这个单周期CPU设计详细地展示了如何通过逻辑门和控制信号来实现基本的RISC指令集计算机的操作，包括指令的读取、执行以及数据的存储和传输。这种设计简化了CPU的内部结构，但牺牲了性能，因为每个指令都需要一个完整的时钟周期来完成。