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AD7705 / AD7706
版本C | 第8页第44
时序特性
V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。 V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。 V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。 V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。 V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。 V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。 V DD = 2.7 V至5.25 V; GND = 0V; F CLKIN = 2.4576兆赫; 输入逻辑0 = 0V,逻辑1 = V DD, 除非另有说明。
表2.时序特性 1,2表2.时序特性 1,2
参数
限制在T MIN, Ť MAX 限制在T MIN, Ť MAX 限制在T MIN, Ť MAX 限制在T MIN, Ť MAX
(B版) 单元 条件/注释
F CLKIN3,4F CLKIN3,4 400 千赫分钟 主时钟频率(晶体振荡器或外部提供的)
2.5 最高1.5MHz 对于指定的性能
Ť CLKIN LOŤ CLKIN LO 0.4×吨 CLKIN0.4×吨 CLKIN ns(最小值) 主时钟输入低时间t CLKIN = 的1 / f CLKIN主时钟输入低时间t CLKIN = 的1 / f CLKIN主时钟输入低时间t CLKIN = 的1 / f CLKIN主时钟输入低时间t CLKIN = 的1 / f CLKIN
Ť CLKIN HIŤ CLKIN HI 0.4×吨 CLKIN0.4×吨 CLKIN ns(最小值) 主时钟输入高电平时间
Ť 1Ť 1 500×吨 CLKIN500×吨 CLKIN NS NOM
DRDY高时间
Ť 2Ť 2 100 ns(最小值)
RESET脉冲宽度
读操作Ť 3读操作Ť 3
0 ns(最小值)
DRDY到CS建立时间
Ť 4Ť 4 120 ns(最小值)
CS下降沿到SCLK上升沿建立时间
Ť 55Ť 55 0 ns(最小值) SCLK的下降沿到数据有效延迟
80 ns(最大值) V DD = 5 V V DD = 5 V V DD = 5 V
100 ns(最大值) V DD = 3.0V, V DD = 3.0V, V DD = 3.0V,
Ť 6Ť 6 100 ns(最小值) SCLK高脉冲宽度
Ť 7Ť 7 100 ns(最小值) SCLK低脉冲宽度
Ť 8Ť 8 0 ns(最小值)
CS上升沿到SCLK的上升沿保持时间
Ť 96Ť 96 10 ns(最小值) SCLK的上升沿后的总线释放时间
60 ns(最大值) V DD = 5 V V DD = 5 V V DD = 5 V
100 ns(最大值) V DD = 3.0V, V DD = 3.0V, V DD = 3.0V,
Ť 10Ť 10 100 ns(最大值)
SCLK的下降沿到DRDY高 7SCLK的下降沿到DRDY高 7
写操作Ť 11写操作Ť 11
120 ns(最小值)
CS下降沿到SCLK上升沿建立时间
Ť 12Ť 12 三十 ns(最小值) 数据有效到SCLK的上升沿建立时间
Ť 13Ť 13 20 ns(最小值) 数据有效到SCLK的上升沿保持时间
Ť 14Ť 14 100 ns(最小值) SCLK高脉冲宽度
Ť 15Ť 15 100 ns(最小值) SCLK低脉冲宽度
Ť 16Ť 16 0 ns(最小值)
CS上升沿到SCLK的上升沿保持时间
1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时 1 样品在25℃下进行测试,以确保遵守。所有输入信号均具有t指定 R = Ť F = 5个纳秒(10%至90%V的 DD) 和从1.6 V的电压电平的定时
2 参见图19和图20。 2 参见图19和图20。
3 在F CLKIN 占空比范围是45%至55%。F CLKIN 每当AD7705 / AD7706是不是处于待机模式必须被提供。如果没有时钟存在,则设备可以得出比规定的电流更高,并且可能变得未校准。3 在F CLKIN 占空比范围是45%至55%。F CLKIN 每当AD7705 / AD7706是不是处于待机模式必须被提供。如果没有时钟存在,则设备可以得出比规定的电流更高,并且可能变得未校准。3 在F CLKIN 占空比范围是45%至55%。F CLKIN 每当AD7705 / AD7706是不是处于待机模式必须被提供。如果没有时钟存在,则设备可以得出比规定的电流更高,并且可能变得未校准。3 在F CLKIN 占空比范围是45%至55%。F CLKIN 每当AD7705 / AD7706是不是处于待机模式必须被提供。如果没有时钟存在,则设备可以得出比规定的电流更高,并且可能变得未校准。3 在F CLKIN 占空比范围是45%至55%。F CLKIN 每当AD7705 / AD7706是不是处于待机模式必须被提供。如果没有时钟存在,则设备可以得出比规定的电流更高,并且可能变得未校准。3 在F CLKIN 占空比范围是45%至55%。F CLKIN 每当AD7705 / AD7706是不是处于待机模式必须被提供。如果没有时钟存在,则设备可以得出比规定的电流更高,并且可能变得未校准。
4 的AD7705 / AD7706被生产为f测试 CLKIN 在2.4576兆赫(1兆赫为一些予 DD 测试)。它们是由特性保证在400 kHz的工作。4 的AD7705 / AD7706被生产为f测试 CLKIN 在2.4576兆赫(1兆赫为一些予 DD 测试)。它们是由特性保证在400 kHz的工作。4 的AD7705 / AD7706被生产为f测试 CLKIN 在2.4576兆赫(1兆赫为一些予 DD 测试)。它们是由特性保证在400 kHz的工作。4 的AD7705 / AD7706被生产为f测试 CLKIN 在2.4576兆赫(1兆赫为一些予 DD 测试)。它们是由特性保证在400 kHz的工作。4 的AD7705 / AD7706被生产为f测试 CLKIN 在2.4576兆赫(1兆赫为一些予 DD 测试)。它们是由特性保证在400 kHz的工作。4 的AD7705 / AD7706被生产为f测试 CLKIN 在2.4576兆赫(1兆赫为一些予 DD 测试)。它们是由特性保证在400 kHz的工作。
五 这些数字与图2的负载电路的测量和定义为输出跨越在V所需的时间 OL 或V 哦 限制。 五 这些数字与图2的负载电路的测量和定义为输出跨越在V所需的时间 OL 或V 哦 限制。 五 这些数字与图2的负载电路的测量和定义为输出跨越在V所需的时间 OL 或V 哦 限制。 五 这些数字与图2的负载电路的测量和定义为输出跨越在V所需的时间 OL 或V 哦 限制。 五 这些数字与图2的负载电路的测量和定义为输出跨越在V所需的时间 OL 或V 哦 限制。 五 这些数字与图2的负载电路的测量和定义为输出跨越在V所需的时间 OL 或V 哦 限制。
6 这些数据是从当与图2的电路然后将测得数外推回除去的充电或放电50 pF电容效应加载改变0.5 V截取由数据输出测量出的时间导出的。这意味着,在时序特性所给出的时间是真正的总线释放部分的时间,因此是独6 这些数据是从当与图2的电路然后将测得数外推回除去的充电或放电50 pF电容效应加载改变0.5 V截取由数据输出测量出的时间导出的。这意味着,在时序特性所给出的时间是真正的总线释放部分的时间,因此是独
立的外部总线负载电容。
7 DRDY的输出更新后返回来自该装置的第一读取完成时高。同样的数据也被重读,而DRDY高,但应注意后续读取不会发生接近下一次输出更新。7 DRDY的输出更新后返回来自该装置的第一读取完成时高。同样的数据也被重读,而DRDY高,但应注意后续读取不会发生接近下一次输出更新。
TO OUTPUT
50pF的PIN
ISINK(800 μ a。在VDD = 5VISINK(800 μ a。在VDD = 5VISINK(800 μ a。在VDD = 5V
100 μ 甲AT VDD = 3V)100 μ 甲AT VDD = 3V)100 μ 甲AT VDD = 3V)
1.6V
ISOURCE(200 μ a。在VDD = 5VISOURCE(200 μ a。在VDD = 5VISOURCE(200 μ a。在VDD = 5V
100毫安AT VDD = 3V)
图2.访问时间和总线释放时间负载电路
01166-002