Verilog HDL基础器件：寄存器与7段显示译码器实现

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本文档介绍了Verilog HDL语言中的基础逻辑器件设计，包括一个计数器模块CNT_D和一个BCD码到七段显示译码器模块BCDto7SEG。首先，我们来深入理解这两个模块。 **计数器模块CNT_D** 该模块的功能是实现一个同步4位二进制加法计数器，它接受时钟脉冲CLK、使能信号EN、复位信号nRST以及数据输入DIN。参数SIZE和TOP分别定义了计数器的位宽和最大计数值，这里是4位和9（即1111）。计数器内部使用了一个大小为SIZE-1:0的寄存器Q1来存储当前计数状态。在每次时钟上升沿，根据nRST和EN的状态进行操作： 1. 当nRST为高电平（复位）时，Q1清零。 2. 当EN为高电平时，执行计数操作： - 如果LOAD为高电平，则将DIN的值写入Q1。 - 否则，如果当前计数值小于TOP，计数器递增；当计数达到TOP时，计数器重置为0。最后，COUT信号被赋值为一个条件表达式，当Q1等于TOP时输出高电平（1），否则为低电平（0）。Q1的结果也被直接赋给输出端口Q。 **BCD码到七段显示译码器模块BCDto7SEG** 此模块接收四位二进制输入B3、B2、B1和B0，表示四位BCD码（Binary Coded Decimal），然后通过一系列的case语句进行编码，将BCD码转换为对应的七段显示字符。内部定义了一个3:0的BCD寄存器，用于暂存输入BCD码，然后根据不同的BCD码组合，通过case结构输出七段显示灯的状态（a-g）。每个BCD码映射到一个特定的7位二进制代码，代表一个数字或特殊字符，如0-9和空格等。这些模块展示了Verilog HDL中的基本结构，包括模块定义、输入输出端口、参数声明、逻辑门级描述以及条件控制结构（case语句）。通过这些实例，学习者可以理解如何用Verilog语言描述数字逻辑电路，特别是计数器和译码器这类常见的逻辑功能。这对于理解并实现更复杂的数字系统至关重要，因为许多实际应用中都会涉及到这类基础构建块的组合与扩展。

module CNT_D (CLK,EN, nRST,LOAD,DIN,Q,COUT);
parameter SIZE = 4; //4位二进制位宽计数器
parameter TOP =9; //十进制计数器
input CLK,EN, nRST,LOAD; //时钟，时钟使能，复位，同步加载控制信号
input[SIZE-1:0] DIN; //并行加载输入信号
output[SIZE-1:0] Q; //计数器输出
output COUT; //计数器进位输出
reg[SIZE-1:0] Q1;
always @( posedge CLK , negedge nRST) begin
if(!nRST)Q1<= 0; //异步清零
else if(EN) begin //同步计数或预置使能
if(LOAD)Q1<= DIN; // LOAD高电平同步预置计数器值
else if(Q1<TOP)Q1<= Q1 + 1;
else Q1<= 0;
end
end
assign COUT= (Q1==TOP)?1:0;
assign Q = Q1;
endmodule

module BCDto7SEG (B3,B2,B1,B0,a,b,c,d,e,f,g);
input B3,B2,B1,B0;
output a,b,c,d,e,f,g;
reg[3:0] BCD;
reg a,b,c,d,e,f,g;
always @( B3,B2,B1,B0) begin // B0,B1,B2,B3为敏感信号，且主块开始
BCD = {B3,B2,B1,B0}; //并位赋值

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