EZ-USB FX2 cy68013a：USB2.0高速中文手册详解

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EZ-USB FX2 CY68013A/14A/15A/16A中文手册是一份详细介绍了Cypress Semiconductor Corporation生产的高速USB外设控制器的文档。这款微控制器具有USB 2.0接口，具备高性能和认证，TID编号为40460272，旨在提供兼容EZ-USB FX2的特性，包括： 1. **核心功能**：单芯片集成，包含USB 2.0收发器、智能串行接口引擎(SIE)以及增强型8051微处理器，支持多种模式下的低功耗（最大电流不超过85mA），特别适合于电池和总线供电的应用。 2. **软件支持**：提供了多种代码运行方式，如内部RAM下载、通过EEPROM加载和外部存储设备（128引脚封装）。内部有16K字节的片上RAM，支持可编程的BULK/INTERRUPT/ISOCHRONOUS端点，缓冲区大小可选，并带有附加的64位端点。 3. **接口能力**：具备通用可编程接口(GPIF)，能与多数并行接口无缝连接，支持定制波形和控制，同时支持多个RDY输入和CTL输出。此外，内置的I2C控制器和四个FIFO缓冲器进一步扩展了其数据处理能力。 4. **处理器特性**：集成的增强型8051 CPU支持48MHz、24MHz或12MHz工作频率，每指令周期执行四个时钟周期，包括两个USART、三个计数器/定时器，以及一个扩展的中断系统和两个数据指针，确保高效的数据处理和通信。 5. **电源和接口灵活性**：支持3.3V工作电压，输入电压范围宽，允许与多种外部时钟源同步。设计灵活，能够作为主控或从设备工作，并且能与ASIC和DSPIC等其他器件轻松配合。 6. **可靠性与兼容性**：文档强调了该产品在引脚、目标代码和功能上的兼容性，确保了在FX2LP架构中的超集功能。这份手册对于开发人员来说是一份宝贵的资源，无论是设计基于CY7C68013A/14A/15A/16A的USB设备，还是需要了解如何利用这些特性来优化系统设计，都能从中找到所需的信息。

CY7C68013A, CY7C68014A

CY7C68015A, CY7C68016A

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3.12.5

默认的全速备选设置

3.12.6

默认的高速备选设置

3.13 外部 FIFO 接口

3.13.1

体系架构

FX2LP Slave FIFO 体系架构中，在端点 RAM 中有 8 个 512 字

节存储块，它们直接充当 FIFO 存储器，并由 FIFO 控制信号（如

IFCLK、SLCS#、SLRD、SLWR、SLOE、PKTEND 和标志）所

控制。

在运行中，

SIE

会填充或清空这

个

RAM

存储块中一部分，其余

部分则与

传输逻辑连接。传输逻辑采取了两种形式，

GPIF

用

于内部生成的控制信号，

Slave FIFO

接口用于外部控制的传输。

3.13.2

主

从控制信号

FX2LP 端点 FIFOS 是作为 8 个物理上完全不同的 256x16 RAM

存储块而实现的。 8051/SIE 可以在两个域（USB (SIE) 域和

8051-IO Unit 域）之间对这些 RAM 存储块进行任意切换。这种

切换实际上是瞬时完成的，“USB FIFOS” 和 “Slave FIFOS” 之间

的传输时间基本上等于零。由于它们在物理上是同一个存储器，

所以实际上没有字节在缓冲区之间传输。

在任意给定时刻，某些 RAM 存储块会在 SIE 控制下填充/清空

USB 数据，而其他 RAM 存储块可用于 8051、 IO 控制单元或二

者。RAM 存储块在 USB 域中作为单端口运行，而在 8051-IO 域

中则作为双端口运行。这些存储块可以像前面所说的那样，配置

为单、双、三或四缓冲。

IO 控制单元实现内部主控端（M 表示主控端）或外部主控端

（S 表示从属端）接口。

在主控 (M) 模式下， GPIF 在内部控制 FIFOADR[1..0] 以选择

FIFO。RDY 引脚（56 引脚封装中有两个，100 引脚和 128 引脚

封装中有六个）可以根据需要用作外部 FIFO 或其他逻辑的标志

输入端。 GPIF 可以根据内部派生的时钟或外部提供的时钟

(IFCLK) 运行，传输速率可达 96 MB/s （48-MHz IFCLK， 16 位

接口）。

在从属 (S) 模式下，FX2LP 接受内部派生的时钟或外部提供的时

钟（IFCLK，最大频率 48 MHz），以及外部逻辑发来的 SLCS#、

SLRD、SLWR

、SLOE、PKTEND 信号。当使用外部 IFCLK 时，

外部时钟必须在通过 IFCLKSRC 位切换到外部时钟前已产生。

每个端点都可以单独被内部配置位选择用于字节或字运行，

Slave FIFO 输出使能信号 SLOE 会使能选定宽度的数据。外部

逻辑必须确保在向 Slave FIFO 写入数据时输出使能信号处于非

活动状态。从属接口还可以以异步方式运行，这时 SLRD 和

SLWR 信号直接充当选通脉冲，而不是像同步模式下那样作为时

钟限定符。信号 SLRD、 SLWR、 SLOE 和 PKTEND 由信号

SLCS# 选择传送。

表 6. 默认的全速备选设置

[4, 5]

备选设置

0 1 2 3

ep0 64 64 64 64

ep1out 0 64 bulk 64 int 64 int

ep1in 0 64 bulk 64 int 64 int

ep2 0 64 bulk out (2×) 64 int out (2×) 64 iso out (2×)

ep4 0 64 bulk out (2×) 64 bulk out (2×) 64 bulk out (2×)

ep6 0 64 bulk in (2×) 64 int in (2×) 64 iso in (2×)

ep8 0 64 bulk in (2×) 64 bulk in (2×) 64 bulk in (2×)

注

4. “0”表示 “未实施”。

5. “2×”表示 “双缓冲”。

6. 即使这些缓冲区是 64 字节，它们也会被报告为 512，以便与 USB 2.0 兼容。用户永远不得向 EP1 传输大于 64 字节的数据包。

表 7. 默认的高速备选设置

[4, 5]

备选设置

0 1 2 3

ep0 64 64 64 64

ep1out 0 512 bulk

[6]

64 int 64 int

ep1in 0 512 bulk

[6]

64 int 64 int

ep2 0 512 bulk out (2×) 512 int out (2×) 512 iso out (2×)

ep4 0 512 bulk out (2×) 512 bulk out (2×) 512 bulk out (2×)

ep6 0 512 bulk in (2×) 512 int in (2×) 512 iso in (2×)

ep8 0 512 bulk in (2×) 512 bulk in (2×) 512 bulk in (2×)

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3.13.3 GPIF

和

FIFO

时钟速率

8051 寄存器位选择内部提供的接口时钟的两个频率中的一个：

30 MHz

和

48 MHz

。或者，为

IFCLK

引脚提供输入的

5 MHz–48

MHz

外部提供时钟也可以用作接口时钟。在

GPIF

和

FIFO

由内部

提供时钟时，

IFCLK

可配置为输出时钟。

IFCONFIG

寄存器中的

输出使能位会在需要时关闭该时钟输出。无论

IFCLK

信号是来源

于内部还是外部，

IFCONFIG

寄存器中的另一个位都会将其反相。

3.14 GPIF

GPIF 是一个灵活的 8 位或 16 位并行接口，由用户可编程的有限

状态机驱动。它能让 CY7C68013A/15A 执行本地总线主控，而

且可以实现众多协议，如 ATA 接口、打印机并行端口和 Utopia。

GPIF 有六个可编程 Control 输出 (CTL)、九个 Address 输出

(GPIFADRx) 和六个通用 Ready 输入 (RDY)。数据总线宽度可以

是 8 或 16 位。每个 GPIF 向量均定义 Control 输出的状态，并确

定 Ready 输入（或多个输入）必须处于什么状态才能继续。可

以对 GPIF 向量进行编程，从而将 FIFO 前移至下一个数据值、

前移一个地址，等等。一系列 GPIF 向量组成一个波形，执行这

个波形便可以在 FX2LP 与外部设备之间进行所需的数据移动。

3.14.1

六个

Control

输出信号

100 引脚和 128 引脚封装带有全部六个 Control 输出引脚

(CTL0-CTL5)。 8051 可对 GPIF 单元进行编程，以定义 CTL 波

形。 56 引脚封装只包含 CTL0-CTL2。可以对 CTLx 波形边缘进

行编程，使起变换速度达到每时钟周期一次（使用 48-MHz 时钟

时为 20.8 ns）。

3.14.2

六个

Ready

输入信号

100 引脚和 128 引脚封装可产生全部六个 Ready 输入 (RDY0-

RDY5)

。

8051

可对

GPIF

单元进行编程，以测试

RDY

引脚的

GPIF

分支。

引脚封装可产生这些信号中的两个，即

RDY0-RDY1

。

3.14.3

九个

GPIF Address

输出信号

在 100 引脚和 128 引脚封装中有九个 GPIF 地址线可供使用，即

GPIFADR[8..0]。GPIF 地址线支持最大访问 512 字节的 RAM 存

储块。如果需要更多地址线，则可使用 IO 端口引脚。

3.14.4

长传输模式

在主控模式下， 8051 相应地设置 GPIF 事务处理计数寄存器

（GPIFTCB3、 GPIFTCB2、 GPIFTCB1 或 GPIFTCB0），以便

自动传输多达 2

个事务处理。GPIF 会自动对数据流进行节流，

以防止不足或溢出，直到所有被请求事务处理完成为止。 GPIF

通过递减这些寄存器中的值，以显示事务处理的当前状态。

3.15 ECC 生成

[7]

EZ-USB 可对经过其 GPIF 或 Slave FIFO 接口的数据计算 ECC

（Error Correcting Code，错误纠正代码）。FX2LP 有两种 ECC

配置：两个 ECC，每个都计算 256 以上的字节（SmartMedia 标

准）；一个 ECC，计算 512 以上的字节。

ECC 可以纠正任何一位错误或检测任何两位错误。

3.15.1 ECC

实现

这两种 ECC 配置由 ECCM 位选择：

ECCM = 0

两个 3 字节 ECC，每个计算 256 字节以上的数据块。该配置符

合 SmartMedia 标准。

向 ECCRESET 写入任意值，然后经 GPIF 或 Slave FIFO 接口传

输数据。第一个 256 字节数据的 ECC 经过计算后存储在 ECC1

中。下一个 256 字节的 ECC 存储在 ECC2 中。在计算第二个

ECC 后，ECCx 寄存器中的值只有在重新写入 ECCRESET 后才

会更新，即使还有后续数据传过该接口也是如此。

ECCM = 1

一个 3 字节 ECC，计算 512 字节以上的数据块。

向

ECCRESET

写入任意值，然后经

GPIF

或

Slave FIFO

接口传

输数据。前

512

字节的数据的

ECC

经过计算后存储在

ECC1

中；

ECC2

未使用。在计算

ECC

后，

ECC1

中的值只有在重新写入

ECCRESET

后才会更新，即使后面还有数据传过该接口也是如此。

3.16 USB 上载和下载

通过厂商特定的指令，内核能够直接编辑内部 16 KB RAM 和内

部 512 字节便笺式 RAM 的数据内容。这种功能通常在软件下载

用户代码时使用，并且只能是上载或下载到内部 RAM 并且让

8051 处于复位状态下时才可用。可用的 RAM 空间为 16 KB

（0x0000–0x3FFF，程序 /数据）和 512 字节（0xE000–0xE1FF，

便笺式数据 RAM）。

[8]

3.17 自动指针访问

FX2LP

提供两个完全相同的自动指针。它们与内部

8051

数据指

针类似，但具有更多功能：它们可以在每次存储器访问后选择性的

递增。这种功能可用于进出内部和外部

RAM

。自动指针可以在模

式位

(AUTOPTRSET-UP.0)

控制下的外部

FX2LP

寄存器中找到。

通过使用外部

FX2LP

自动指针进行访问（

0xE67B–0xE67C

），

可以让自动指针访问所有内部和外部

RAM

。

此外，自动指针还可以指向任何 FX2LP 寄存器或端点缓冲区空

间。当使能自动指针对外部存储器的访问权限时，XDATA 和代码

空间中的位置 0xE67B 与 0xE67C 是无法使用的。

注

7. 为使用 ECC 逻辑， GPIF 或 Slave FIFO 接口必须配置为适合于字节范围内的操作。

8. 从主机下载数据后，“加载器”可以从内部 RAM 执行，以便将下载的数据传输到外部存储器中。

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3.18 I

C 控制器

FX2LP 有一个 I

C 端口，该端口由两个内部控制器驱动，其中一

个在引导时自动运行，以加载 VID/PID/DID 和配置信息，另一个

由 8051 在运行时用于控制外部 I

C 设备。I

C 端口仅在主控模式

下运行。

3.18.1 I

端口引脚

C 引脚 SCL 和 SDA 必须有 2.2 kΩ 外部上拉电阻，即使没有

EEPROM 连接到 FX2LP 也要如此。外部 EEPROM 设备地址引

脚必须正确配置。请参见表 8，以了解如何配置设备地址引脚。

3.18.2 I

接口引导加载访问

在执行加电时复位时， I

C 接口引导加载器会加载 VID/PID/DID

配置字节和多达 16 KB 的程序 / 数据。可用 RAM 空间为 16 KB

（0x0000–0x3FFF）和 512 字节（0xE000–0xE1FF）。 8051 处

于复位状态。 I

C 接口引导加载只有在执行加电时复位之后才会

发生。

3.18.3 I

接口的通用访问

8051 可以使用 I

CTL 和 I2DAT 寄存器来控制与 I

C 总线连接的

外设。 FX2LP 仅提供 I

C 主控制，永远不提供 I

C 从属控制。

3.19 与上一代 EZ-USB FX2 兼容

EZ-USB FX2LP 与其前身 EZ-USB FX2 在适用性、外观上兼容，

仅在功能上略有不同。这便于设计人员将系统从 FX2 升级到

FX2LP 的转换。引脚和封装选择是一致的，而且 FX2LP 中的大

多数固件是以前为 FX2 功能开发的。

对于从 FX2 移植到 FX2LP 的设计人员来说，必须更改材料清单

并复查存储器分配（因为增大了内部存储器）。有关从 EZ-USB

FX2 移植到 EZ-USB FX2LP 的详细信息，请参见位于赛普拉斯

网站上题为

《

Migrating from EZ-USB FX2 to EZ-USB FX2LP

》

（从 EZ-USB FX2 移植到 EZ-USB FX2LP）的应用手册。

表 8. 将 EEPROM 地址线引导到这些值

字节示例 EEPROM

A2 A1 A0

16 24LC00

[9]

N/A N/A N/A

128 24LC01 0 0 0

256 24LC02 0 0 0

4K 24LC32 0 0 1

8K 24LC64 0 0 1

16K 24LC128 0 0 1

表 9. 部件编号转换表

EZ-USB FX2

部件编号

EZ-USB FX2LP

部件编号

封装说明

CY7C68013-56PVC

CY7C68013A-56PVXC 或 CY7C68014A-56PVXC 56 引脚 SSOP

CY7C68013-56PVCT

CY7C68013A-56PVXCT 或 CY7C68014A-56PVXCT 56 引脚 SSOP — 带式和卷轴式

CY7C68013-56LFC

CY7C68013A-56LFXC 或 CY7C68014A-56LFXC 56 引脚 QFN

CY7C68013-100AC

CY7C68013A-100AXC 或 CY7C68014A-100AXC 100 引脚 TQFP

CY7C68013-128AC

CY7C68013A-128AXC 或 CY7C68014A-128AXC 128 引脚 TQFP

注

9. 该 EEPROM 没有地址引脚。

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