新型CPLD/FPGA位同步提取电路设计与实现

本文主要探讨了一种快速位同步时钟提取方案及其在CPLD/FPGA芯片中的实现。在数字通信系统中，位同步是至关重要的，它负责监控输入信号的正确传输，确保发送和接收端的同步，并作为其他同步过程的基准。随着集成度提升，设计师将位同步电路设计内置到可编程逻辑器件（CPLD/FPGA）中，以节省空间和提高效率。 作者使用Quartus II软件开发了一种创新的位同步提取电路，该电路旨在解决传统锁相环存在的问题，例如对低速数据的适应性不足以及在中低档FPGA上的资源限制。锁相环通常被用作系统时钟的同步，但在这些器件中，资源紧张，因此需要寻找更有效的解决方案。 文章重点分析了两种常见的位同步提取电路类型：闭环相位调整的锁相环电路和开环结构的位同步电路。前者如超前滞后型锁相环，采用添/扣门机制，通过比较输入码元与当前相位的差异进行调整。然而，这种方法对于连续出现相同符号的序列同步能力较弱，同步建立时间较长。 开环结构的位同步电路则相对简单，不需要持续的相位调整，但可能牺牲一部分精度。选择哪种方案取决于具体的应用需求和资源可用性，设计者需要权衡性能和资源占用。 文中还提到了使用Altera Cyclone II系列FPGA芯片EP2C5进行实际实现，这展示了将理论设计转化为实际应用的能力。整体而言，本文的工作为CPLD/FPGA内的位同步电路设计提供了新的思考角度和实践参考，有助于提升通信系统的性能和灵活性。