全数字锁相环小数分频器设计：边界失效解决方案

"一种应用于全数字PLL的小数分频器设计，旨在解决宽带全数字锁相环（All-Digital Phase-Locked Loop, ADPLL）中的频率综合器问题。设计采用可变延时单元进行固定相位校准，以解决经典宽分频范围小数分频器在边界处可能出现的失效问题。分频比范围为32~127，输入频率1.8~3.7GHz，面积为0.46mm×0.24mm。测试表明，该设计有效提高了ADPLL的性能。" 全数字锁相环（ADPLL）是现代通信系统中的关键组件，尤其在高性能、高频率精度的应用中不可或缺。与传统的模拟锁相环（PLL）相比，ADPLL具有更高的集成度、更优的温度稳定性以及更好的可配置性。然而，设计一个适用于宽分频范围的高效小数分频器是ADPLL面临的主要挑战之一。 小数分频器在ADPLL中起着至关重要的作用，它能够实现非整数倍的频率分频，从而提供更为精细的频率合成。经典的小数分频器设计在处理宽分频范围时，尤其是在分频比接近边界值时，可能会出现错误或失效，这是因为经典设计可能无法精确地处理小数部分的转换。 为了解决这个问题，本文提出了一种新的设计方案，利用可变延时单元进行固定相位校准。这种技术能够在分频过程中补偿由于边界条件导致的相位误差，确保了在整个分频范围内都能保持稳定且精确的分频输出。通过这种方式，设计实现了分频比从32到127的宽范围，并且在1.8到3.7GHz的输入频率下工作，表明其具有良好的频率覆盖能力。 此外，该设计在物理尺寸上也有所优化，面积仅为0.46mm×0.24mm，这有助于在高度集成的芯片中节省宝贵的硅片空间。测试结果验证了该设计的有效性，成功解决了经典宽分频范围小数分频器在边界处的失效问题，从而提高了ADPLL的整体性能，包括频率精度、相位噪声和杂散抑制。 在ADPLL的研究和发展中，这样的创新设计对于推动无线通信、雷达系统和高速数据传输等领域的发展具有重要意义。未来的研究可能会进一步优化这种分频器设计，以适应更广泛的频率范围和更严格的性能要求。